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74AUP2G34GF,132

更新时间： 2024-11-11 14:37:23

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恩智浦 - NXP		栅光电二极管逻辑集成电路触发器
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19页	196K
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74AUP2G34 - Low-power dual buffer SON 6-Pin

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74AUP2G34GF,132 技术参数

是否Rohs认证：	符合	生命周期：	Transferred
零件包装代码：	SON	包装说明：	1 X 1 MM, 0.50 MM HEIGHT, PLASTIC, SOT-891, SON-6
针数：	6	Reach Compliance Code：	compliant
HTS代码：	8542.39.00.01	风险等级：	5.58
系列：	AUP/ULP/V	JESD-30 代码：	S-PDSO-N6
JESD-609代码：	e3	长度：	1 mm
负载电容（CL）：	30 pF	逻辑集成电路类型：	BUFFER
最大I（ol）：	0.0017 A	湿度敏感等级：	1
功能数量：	1	输入次数：	1
端子数量：	6	最高工作温度：	125 °C
最低工作温度：	-40 °C	封装主体材料：	PLASTIC/EPOXY
封装代码：	VSON	封装等效代码：	SOLCC6,.04,14
封装形状：	SQUARE	封装形式：	SMALL OUTLINE, VERY THIN PROFILE
峰值回流温度（摄氏度）：	260	电源：	1.2/3.3 V
Prop。Delay @ Nom-Sup：	20.8 ns	传播延迟（tpd）：	20.8 ns
认证状态：	Not Qualified	施密特触发器：	NO
座面最大高度：	0.5 mm	子类别：	Gates
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	0.8 V
表面贴装：	YES	技术：	CMOS
温度等级：	AUTOMOTIVE	端子面层：	Tin (Sn)
端子形式：	NO LEAD	端子节距：	0.35 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	30
宽度：	1 mm	Base Number Matches：	1

74AUP2G34GF,132 数据手册

74AUP2G34

Low-power dual buffer

Rev. 5 — 10 January 2013

Product data sheet

1. General description

The 74AUP2G34 provides two low-power, low-voltage buffers.

Schmitt trigger action at all inputs makes the circuit tolerant to slower input rise and fall

times across the entire V_CCrange from 0.8 V to 3.6 V.

This device ensures a very low static and dynamic power consumption across the entire

V_CCrange from 0.8 V to 3.6 V.

This device is fully specified for partial power-down applications using I_OFF

The I_OFFcircuitry disables the output, preventing the damaging backflow current through

the device when it is powered down.

2. Features and benefits

 Wide supply voltage range from 0.8 V to 3.6 V

 High noise immunity

 Complies with JEDEC standards:

 JESD8-12 (0.8 V to 1.3 V)

 JESD8-11 (0.9 V to 1.65 V)

 JESD8-7 (1.2 V to 1.95 V)

 JESD8-5 (1.8 V to 2.7 V)

 JESD8-B (2.7 V to 3.6 V)

 ESD protection:

 HBM JESD22-A114F Class 3A exceeds 5000 V

 MM JESD22-A115-A exceeds 200 V

 CDM JESD22-C101E exceeds 1000 V

 Low static power consumption; I_CC= 0.9 A (maximum)

 Latch-up performance exceeds 100 mA per JESD 78 Class II

 Inputs accept voltages up to 3.6 V

 Low noise overshoot and undershoot < 10 % of V_CC

 I_OFFcircuitry provides partial Power-down mode operation

 Multiple package options

 Specified from 40 C to +85 C and 40 C to +125 C

12 3 4 5 6 7...19

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74AUP2G34GF-H	NXP	获取价格	暂无描述
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74AUP2G34GM	NEXPERIA	获取价格	Low-power dual bufferProduction
74AUP2G34GM-G	NXP	获取价格	Low-power dual buffer
74AUP2G34GM-H	NXP	获取价格	IC,LOGIC GATE,DUAL BUFFER,CMOS,LLCC,6PIN,PLASTIC
74AUP2G34GN	NXP	获取价格	AUP/ULP/V SERIES, 1-INPUT NON-INVERT GATE, PDSO6, 0.90 X 1 MM, 0.35 MM HEIGHT, SOT-1115, S
74AUP2G34GN	NEXPERIA	获取价格	Low-power dual bufferProduction
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