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72V295L20PFG

更新时间： 2024-11-07 19:37:27

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艾迪悌 - IDT		先进先出芯片
页数	文件大小	规格书
26页	239K
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FIFO

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72V295L20PFG 技术参数

是否Rohs认证：	符合	生命周期：	Active
包装说明：	QFP,	Reach Compliance Code：	compliant
ECCN代码：	EAR99	HTS代码：	8542.32.00.71
风险等级：	5.75	最长访问时间：	12 ns
其他特性：	RETRANSMIT; AUTO POWER DOWN	周期时间：	20 ns
JESD-30 代码：	S-PQFP-G64	内存密度：	2359296 bit
内存宽度：	18	功能数量：	1
端子数量：	64	字数：	131072 words
字数代码：	128000	工作模式：	SYNCHRONOUS
最高工作温度：	70 °C	最低工作温度：
组织：	128KX18	可输出：	YES
封装主体材料：	PLASTIC/EPOXY	封装代码：	QFP
封装形状：	SQUARE	封装形式：	FLATPACK
并行/串行：	PARALLEL	峰值回流温度（摄氏度）：	NOT SPECIFIED
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	3 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子形式：	GULL WING	端子位置：	QUAD
处于峰值回流温度下的最长时间：	NOT SPECIFIED	Base Number Matches：	1

72V295L20PFG 数据手册

3.3 VOLT HIGH DENSITY CMOS

SUPERSYNC FIFO™

131,072 x 18

IDT72V295

IDT72V2105

262,144 x 18

• Select IDT Standard timing (using EF and FF flags) or First Word

Fall Through timing (using OR and IR flags)

• Output enable puts data outputs into high impedance state

• Easily expandable in depth and width

• Independent Read and Write clocks (permit reading and writing

simultaneously)

• Available in the 64-pin Thin Quad Flat Pack (TQFP)

• High-performance submicron CMOS technology

• Green parts available, see ordering information

FEATURES:

• Choose among the following memory organizations:

IDT72V295

IDT72V2105

⎯

131,072 x 18

262,144 x 18

• Pin-compatible with the IDT72V255/72V265 and the IDT72V275/

72V285 SuperSync FIFOs

• 10ns read/write cycle time (6.5ns access time)

• Fixed, low first word data latency time

• 5V input tolerant

• Auto power down minimizes standby power consumption

• Master Reset clears entire FIFO

DESCRIPTION:

The IDT72V295/72V2105 are exceptionally deep, high speed, CMOS

First-In-First-Out(FIFO)memorieswithclockedreadandwritecontrols. These

FIFOsoffernumerousimprovementsoverpreviousSuperSyncFIFOs,includ-

ing the following:

• Partial Reset clears data, but retains programmable settings

• Retransmit operation with fixed, low first word data latency time

• Empty, Full and Half-Full flags signal FIFO status

• Programmable Almost-Empty and Almost-Full flags, each flag can

default to one of two preselected offsets

• The limitation of the frequency of one clock input with respect to the other

has been removed. The Frequency Select pin (FS) has been removed,

• Program partial flags by either serial or parallel means

FUNCTIONAL BLOCK DIAGRAM

D0 -D17

WEN

WCLK

SEN

OFFSET REGISTER

INPUT REGISTER

FF/IR

PAF

EF/OR

PAE

FLAG

LOGIC

WRITE CONTROL

LOGIC

FWFT/SI

RAM ARRAY

131,072 x 18

262,144 x 18

WRITE POINTER

READ POINTER

READ

CONTROL

LOGIC

OUTPUT REGISTER

MRS

PRS

RESET

LOGIC

RCLK

REN

4668 drw 01

Q0 -Q17

IDTandtheIDTlogoareregisteredtrademarksofIntegratedDeviceTechnology, Inc. TheSuperSyncFIFOisatrademarkofIntegratedDeviceTechnology, Inc.

AUGUST 2016

COMMERCIAL AND INDUSTRIAL TEMPERATURE RANGES

DSC-4668/6

12 3 4 5 6 7...26

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与72V295L20PFG相关器件

型号	品牌	获取价格	描述	数据表
72V295L20PFG8	IDT	获取价格	FIFO, 128KX18, 12ns, Synchronous, CMOS, PQFP64, GREEN, PLASTIC, TQFP-64
72V36100	RENESAS	获取价格	64K x 36 SuperSync II FIFO, 3.3V
72V36100L10BBG	IDT	获取价格	3.3 VOLT HIGH-DENSITY SUPERSYNC II
72V36100L10BBG8	IDT	获取价格	3.3 VOLT HIGH-DENSITY SUPERSYNC II
72V36100L10BBGI	IDT	获取价格	3.3 VOLT HIGH-DENSITY SUPERSYNC II
72V36100L10BBGI8	IDT	获取价格	3.3 VOLT HIGH-DENSITY SUPERSYNC II
72V36100L10PF8	IDT	获取价格	TQFP-128, Reel
72V36100L10PF9	IDT	获取价格	FIFO, 64KX36, 6.5ns, Synchronous, CMOS, PQFP128, PLASTIC, TQFP-128
72V36100L10PFG	IDT	获取价格	3.3 VOLT HIGH-DENSITY SUPERSYNC II
72V36100L10PFG8	IDT	获取价格	3.3 VOLT HIGH-DENSITY SUPERSYNC II

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