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7025S55J

更新时间： 2024-09-19 04:17:31

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艾迪悌 - IDT		静态存储器内存集成电路
页数	文件大小	规格书
22页	187K
描述
PLCC-84, Tube

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7025S55J 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Obsolete	零件包装代码：	PLCC
包装说明：	PLASTIC, LCC-84	针数：	84
Reach Compliance Code：	not_compliant	ECCN代码：	EAR99
HTS代码：	8542.32.00.41	风险等级：	5.03
最长访问时间：	55 ns	I/O 类型：	COMMON
JESD-30 代码：	S-PQCC-J84	JESD-609代码：	e0
长度：	29.3116 mm	内存密度：	131072 bit
内存集成电路类型：	DUAL-PORT SRAM	内存宽度：	16
湿度敏感等级：	1	功能数量：	1
端口数量：	2	端子数量：	84
字数：	8192 words	字数代码：	8000
工作模式：	ASYNCHRONOUS	最高工作温度：	70 °C
最低工作温度：		组织：	8KX16
输出特性：	3-STATE	封装主体材料：	PLASTIC/EPOXY
封装代码：	QCCJ	封装等效代码：	LDCC84,1.2SQ
封装形状：	SQUARE	封装形式：	CHIP CARRIER
并行/串行：	PARALLEL	峰值回流温度（摄氏度）：	225
电源：	5 V	认证状态：	Not Qualified
座面最大高度：	4.57 mm	最大待机电流：	0.015 A
最小待机电流：	4.5 V	子类别：	SRAMs
最大压摆率：	0.25 mA	最大供电电压 (Vsup)：	5.5 V
最小供电电压 (Vsup)：	4.5 V	标称供电电压 (Vsup)：	5 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	Tin/Lead (Sn85Pb15)
端子形式：	J BEND	端子节距：	1.27 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	29.3116 mm	Base Number Matches：	1

7025S55J 数据手册

HIGH-SPEED

IDT7025S/L

8K x 16 DUAL-PORT

STATIC RAM

◆

IDT7025 easily expands data bus width to 32 bits or more

using the Master/Slave select when cascading more than

one device

M/S = H for BUSY output flag on Master

M/S = L for BUSY input on Slave

Interrupt Flag

On-chip port arbitration logic

Full on-chip hardware support of semaphore signaling

between ports

Fully asynchronous operation from either port

Battery backup operation—2V data retention

TTL-compatible, single 5V (±10%) power supply

Available in 84-pin PGA, Flatpack, PLCC, and 100-pin Thin

Quad Flatpack

Industrial temperature range (–40°C to +85°C) is available

for selected speeds

Green parts available, see ordering information

Features

◆

True Dual-Ported memory cells which allow simultaneous

reads of the same memory location

High-speed access

◆

– Military:20/25/35/55/70ns(max.)

– Industrial: 55ns (max.)

◆

– Commercial:15/17/20/25/35/55ns(max.)

Low-power operation

◆

– IDT7025S

◆

Active:750mW(typ.)

Standby: 5mW (typ.)

– IDT7025L

Active:750mW(typ.)

Standby: 1mW (typ.)

Separate upper-byte and lower-byte control for multiplexed

◆

bus compatibility

FunctionalBlockDiagram

R/W

LBR

CER

OER

I/O8L-I/O15L

I/O0L-I/O7L

I/O8R-I/O15R

I/O

Control

I/O

Control

I/O0R-I/O7R

(1,2)

BUSY

12R

12L

Address

Decoder

MEMORY

ARRAY

Address

Decoder

ARBITRATION

INTERRUPT

SEMAPHORE

LOGIC

R/W

SEM

(2)

INT

M/S

INT

2683 drw 01

NOTES:

1. (MASTER): BUSY is output; (SLAVE): BUSY is input.

2. BUSY outputs and INT outputs are non-tri-stated push-pull.

JULY 2012

DSC 2683/11

12 3 4 5 6 7...22

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