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W207B-H

更新时间： 2024-11-22 23:41:27
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16页 153K
描述
CPU System Clock Generator

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W207B  
Spread Spectrum FTG for SiS540 and 630 Chipsets  
Features  
Table 1. Pin Selectable Frequency  
CPU SDRAM  
PC  
• Maximized EMI Suppression using Cypress’s Spread  
Spectrum technology  
FS3 FS2 FS1 FS0 (MHz) (MHz) (MHz)  
SS  
• Single-chip system frequency synthesizer for SiS540  
and SiS630 core logic chip sets  
• Three copies of CPU output  
• Seven copies of PCI output  
• One 48-MHz output for USB  
• One 24-/48-MHz selectable output for SIO  
• Two buffered reference outputs  
• 14 SDRAM outputs provide supportfor 3DIMMs SMBus  
interface for programming  
0
0
0
0
0
0
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1
1
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1
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1
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1
0
1
0
1
0
1
0
1
66.6  
100.2  
150.3  
133.6  
66.8  
100.0  
100.2  
100.2  
100.2  
111.3  
133.6  
150.3  
133.3  
66.6  
33.3  
–0.6%  
33.4 ±0.45%  
37.6 OFF  
33.4 ±0.45%  
33.4 OFF  
33.4 ±0.45%  
100.2  
100.2  
133.3  
66.6  
33.4  
33.3  
33.3  
31.2  
32.3  
OFF  
–0.6%  
–0.6%  
OFF  
Key Specifications  
83.3  
83.3  
CPU Cycle-to-Cycle Jitter: ......................................... 250 ps  
CPU to CPU Output Skew: ........................................ 175 ps  
PCI to PCI Output Skew: ............................................ 500 ps  
CPU to PCI Output Skew (CPU leads): ................... 1 to 4 ns  
CPU to SDRAM Output Skew:.................................... 500 ps  
97.0  
97.0  
–0.6%  
95.0  
95.0  
31.7 ±0.45%  
95.0  
126.7  
112.0  
91.5  
31.7  
37.3  
30.5  
30.5  
OFF  
OFF  
112.0  
122.0  
122.0  
–0.6%  
–0.6%  
122.0  
V
V
: .................................................................... 3.3V±5%  
: .................................................3.3V±5% or 2.5V±5%  
DDQ3  
DDQ2  
Pin Configuration[1]  
Block Diagram  
VDDQ3  
REF1  
VDDQ2  
CPU0  
CPU1  
GND  
CPU2  
VDDQ3  
SDRAM13  
SDRAM12  
GND  
SDRAM11  
SDRAM10  
VDDQ3  
SDRAM9  
SDRAM8  
GND  
SDRAM7  
SDRAM6  
VDDQ3  
SDRAM5  
SDRAM4  
VDDQ3  
REF1  
VDDQ3  
REF0_2X/FS3*  
GND  
48  
47  
46  
45  
44  
43  
42  
41  
40  
39  
38  
37  
36  
35  
34  
33  
32  
31  
30  
29  
28  
27  
26  
25  
1
2
REF0_2X/FS3  
X1  
X2  
XTAL  
OSC  
3
X1  
4
PLL Ref Freq  
X2  
5
VDDQ3  
PCI0/FS1*  
PCI1/FS2*  
PCI2  
GND  
PCI3  
PCI4  
PCI5  
PCI6  
VDDQ3  
GND  
SDRAM0  
SDRAM1  
VDDQ3  
SDRAM2  
SDRAM3  
GND  
6
7
8
9
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
23  
24  
SDRAM0:13  
÷
13  
VDDQ2  
CPU0:2  
PLL 1  
3
÷
VDDQ3  
PCI0/FS1  
PCI1/FS2  
PCI2  
SDATA  
48MHz_2X/FS0*  
SIO/CPU3.3#_2.5*  
SMBus  
{
SCLK  
PCI3  
PCI4  
PCI5  
PCI6  
2
SDATA  
SCLK  
I C  
Note:  
Logic  
1. Internal 100-kΩ pull-down resistors present on inputs marked with *.  
Design should not rely solely on internal pull-down resistors to set  
I/O pins LOW.  
VDDQ3  
48MHz_2X/FS0  
PLL2  
x1/÷2  
SIO/CPU3.3#_2.5  
Cypress Semiconductor Corporation  
•
3901 North First Street  
•
San Jose  
•
CA 95134  
•
408-943-2600  
November 16, 2000, rev. *B  
1234567...16

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