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W208DHT

更新时间： 2024-11-19 15:57:51
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 时钟光电二极管外围集成电路晶体
页数 文件大小 规格书
14页 169K
描述
Processor Specific Clock Generator, 133MHz, CMOS, PDSO56, 0.300 INCH, SSOP-56

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W208DHT 技术参数

生命周期：Obsolete零件包装代码：SSOP
包装说明：SSOP,针数：56
Reach Compliance Code：unknownECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.79
Is Samacsys：NJESD-30 代码：R-PDSO-G56
长度：18.415 mm端子数量：56
最高工作温度：70 °C最低工作温度：
最大输出时钟频率：133 MHz封装主体材料：PLASTIC/EPOXY
封装代码：SSOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, SHRINK PITCH主时钟/晶体标称频率：14.318 MHz
认证状态：Not Qualified座面最大高度：2.794 mm
最大供电电压：3.465 V最小供电电压：3.135 V
标称供电电压：3.3 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子形式：GULL WING端子节距：0.635 mm
端子位置：DUAL宽度：7.5 mm
uPs/uCs/外围集成电路类型：CLOCK GENERATOR, PROCESSOR SPECIFICBase Number Matches：1

W208DHT 数据手册

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PRELIMINARY  
W208D  
FTG for Integrated Core Logic with 133-MHz FSB  
APIC, 48-MHz, SDRAM Output Skew:........................250 ps  
Features  
CPU, 3V66 Output Skew:............................................175 ps  
• Maximized EMI suppression using Cypress’s Spread  
Spectrum technology  
• Low jitter and tightly controlled clock skew  
• Highly integrated device providing clocks required for  
CPU, core logic, and SDRAM  
• Three copies of CPU clock at 66/100 MHz  
• Nine copies of 100-MHz SDRAM clocks  
• Eight copies of PCI clock  
PCI Output Skew:........................................................500 ps  
CPU to SDRAM Skew (@ 133 MHz):.........................±0.5 ns  
CPU to SDRAM Skew (@ 100 MHz):.................4.5 to 5.5 ns  
CPU to 3V66 Skew (@ 66 MHz): .......................7.0 to 8.0 ns  
3V66 to PCI Skew (3V66 lead):..........................1.5 to 3.5 ns  
PCI to APIC Skew: .....................................................±0.5 ns  
• Two copies of synchronous APIC clock  
• Two copies of 48-MHz clock (non-spread spectrum) op-  
timized for USB reference input and video dot clock  
Table 1. Pin Selectable Functions  
SEL133  
SEL1  
SEL0  
Function  
Three-state  
Test  
• Two copies of 66-MHz fixed clock  
• One copy of 14.31818-MHz reference clock  
• Power down control  
X
X
0
0
1
1
0
0
1
1
1
1
0
1
0
1
0
1
• I2C™ interface for turning off unused clocks  
66-MHz CPU  
100-MHz CPU  
Reserved  
Key Specifications  
CPU, SDRAM Outputs Cycle-to-Cycle Jitter:.............. 250 ps  
133-MHz CPU  
APIC, 48-MHz, 3V66, PCI Outputs  
Cycle-to-Cycle Jitter:................................................... 500 ps  
Pin Configuration[1]  
Block Diagram  
VDDQ3  
REF/SEL133*  
VDDQ3  
X1  
56  
55  
54  
53  
52  
51  
50  
49  
48  
47  
46  
45  
44  
43  
42  
41  
40  
39  
38  
37  
36  
35  
34  
33  
32  
31  
30  
29  
GND  
1
APIC0  
APIC1  
VDDQ2  
CPU0  
2
REF/SEL133  
3
X1  
X2  
XTAL  
OSC  
X2  
4
GND  
GND  
5
PLL REF FREQ  
6
VDDQ2  
CPU1  
CPU2_ITP  
GND  
GND  
SDRAM0  
SDRAM1  
VDDQ3  
SDRAM2  
SDRAM3  
GND  
VDDQ2  
CPU0:1  
3V66_0  
3V66_1  
VDDQ3  
VDDQ3  
PCI0_ICH  
PCI1  
7
Divider,  
Delay,  
and  
Phase  
Control  
Logic  
8
SDATA  
SCLK  
I2C  
Logic  
2
9
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
23  
24  
CPU2_ITP  
APIC0:1  
PCI2  
2
GND  
VDDQ3  
PCI3  
PLL 1  
3V66_0:1  
SEL0:1  
PCI4  
2
GND  
SDRAM4  
SDRAM5  
VDDQ3  
SDRAM6  
SDRAM7  
GND  
PCI5  
PCI0_ICH  
PCI1:7  
PCI6  
PCI7  
VDDQ3  
VDDQ3  
GND  
7
DCLK  
DCLK  
GND  
USB  
DOT  
VDDQ3  
SEL0  
VDDQ3  
PWRDWN#  
SCLK  
25  
26  
27  
28  
PWRDWN#  
SDRAM0:7  
8
SDATA  
SEL1  
Note:  
1. Internal pull-down resistors present on input marked with *.  
Design should not solely rely on internal pull-down resister to  
set I/O pin LOW.  
VDDQ3  
USB  
PLL2  
DOT  
I2C is a trademark of Phillips Corporation. Intel is a registered trademark of Intel Corporation.  
Cypress Semiconductor Corporation  
•
3901 North First Street  
•
San Jose  
•
CA 95134  
•
408-943-2600  
Document #: 38-07228 Rev. *A  
Revised December 21, 2002  
1234567...14

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型号 品牌 获取价格 描述 数据表
W2-08-LFR FRONTIER

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