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W124GT

更新时间： 2024-10-28 20:10:59
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 时钟光电二极管外围集成电路晶体
页数 文件大小 规格书
13页 123K
描述
Processor Specific Clock Generator, 48MHz, CMOS, PDSO28, 0.300 INCH, SOIC-28

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W124GT 技术参数

生命周期：Obsolete零件包装代码：SOIC
包装说明：SOP,针数：28
Reach Compliance Code：unknownECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.78
其他特性：ALSO OPERATES AT 2.5 V NOMINAL SUPPLYJESD-30 代码：R-PDSO-G28
长度：10.34 mm端子数量：28
最高工作温度：70 °C最低工作温度：
最大输出时钟频率：48 MHz封装主体材料：PLASTIC/EPOXY
封装代码：SOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, SHRINK PITCH主时钟/晶体标称频率：100 MHz
认证状态：Not Qualified座面最大高度：2.64 mm
最大供电电压：3.465 V最小供电电压：3.135 V
标称供电电压：3.3 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子形式：GULL WING端子节距：1.27 mm
端子位置：DUAL宽度：7.52 mm
uPs/uCs/外围集成电路类型：CLOCK GENERATOR, PROCESSOR SPECIFICBase Number Matches：1

W124GT 数据手册

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W124  
IOAPIC Clock Output (Lump Capacitance Test Load = 20pF)  
CPU = 66.8/100MHz  
Symbol Parameter  
Min  
Typ  
Max  
Unit  
Test Condition/Comments  
f
t
Frequency, Actual  
14.31818  
MHz  
V/ns  
Frequency generated by crystal oscillator.  
Measured from 0.4V to 2.0V.  
Output Rise Edge Rate  
Output Fall Edge Rate  
Duty Cycle  
1
1
4
4
R
F
t
t
t
V/ns  
%
Measured from 2.0V to 0.4V.  
45  
55  
500  
Measured on rising and falling edge at 1.25V.  
D
A
Jitter, Absolute  
ps  
Measured on rising edge at 1.25V. Maximum  
deviation of clock period.  
f
Frequency Stabilization from  
Power-up (cold start)  
3
ms  
Assumes full supply voltage reached within 1ms  
from power-up. Short cycles exist prior to  
frequency stabilization.  
ST  
Z
AC Output Impedance  
15  
ohm  
Average value during switching transition. Used  
for determining series termination value.  
o
REF2X Clock Output (Lump Capacitance Test Load = 20pF)  
CPU =66.8/100MHz  
Symbol Parameter  
Min  
Typ  
Max  
Unit  
Test Condition/Comments  
f
t
Frequency, Actual  
14.318  
MHz  
V/ns  
Frequency generated by crystal oscillator.  
Measured from 0.4V to 2.4V.  
Output Rise Edge Rate  
Output Fall Edge Rate  
Duty Cycle  
0.5  
0.5  
45  
2
2
R
t
t
f
V/ns  
%
Measured from 2.4V to 0.4V.  
F
55  
3
Measured on rising and falling edge at 1.5V.  
D
Frequency Stabilization from  
Power-up (cold start)  
ms  
Assumes full supply voltage reached within 1ms  
from power-up. Short cycles exist prior to fre-  
quency stabilization.  
ST  
Z
AC Output Impedance  
20  
ohm  
Average value during switching transition. Used for  
determining series termination value.  
o
48MHz and 24MHz Clock Output (Lump Capacitance Test Load = 20pF)  
CPU = 66.8/100MHz  
Symbol Parameter  
Min  
Typ  
Max  
Unit  
Test Condition/Comments  
f
Frequency, Actual  
48.008  
24.004  
MHz  
Determined by PLL divider ratio (see m/nbelow).  
f
Deviation from 48MHz  
+167  
ppm  
(48.008 – 48)/48  
D
m/n  
PLL Ratio  
57/17, 57/34  
(14.31818MHz x 57/17 = 48.008MHz)  
Measured from 0.4V to 2.4V.  
t
Output Rise Edge Rate  
0.5  
0.5  
45  
2
2
V/ns  
V/ns  
%
R
t
t
f
Output Fall Edge Rate  
Duty Cycle  
Measured from 2.4V to 0.4V.  
F
55  
3
Measured on rising and falling edge at 1.5V.  
D
Frequency Stabilization from  
Power-up (cold start)  
ms  
Assumes full supply voltage reached within 1ms  
from power-up. Short cycles exist prior to frequency  
stabilization.  
ST  
Z
AC Output Impedance  
25  
ohm  
Average value during switching transition. Used for  
determining series termination value.  
o
Page 12  
100MHz Spread Spectrum Motherboard Frequency Generator  
Revision 1.0  
1...910111213

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