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UPD44164364F5-E33-EQ1

更新时间： 2024-11-24 15:56:07

品牌	Logo	应用领域
瑞萨 - RENESAS		时钟双倍数据速率静态存储器内存集成电路
页数	文件大小	规格书
32页	213K
描述
IC,SYNC SRAM,DDR,512KX36,CMOS,BGA,165PIN,PLASTIC

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UPD44164364F5-E33-EQ1 技术参数

生命周期：	Obsolete	Reach Compliance Code：	compliant
风险等级：	5.84	Is Samacsys：	N
最长访问时间：	0.29 ns	最大时钟频率 (fCLK)：	300 MHz
I/O 类型：	COMMON	JESD-30 代码：	R-PBGA-B165
内存密度：	18874368 bit	内存集成电路类型：	STANDARD SRAM
内存宽度：	36	端子数量：	165
字数：	524288 words	字数代码：	512000
工作模式：	SYNCHRONOUS	组织：	512KX36
输出特性：	3-STATE	封装主体材料：	PLASTIC/EPOXY
封装代码：	BGA	封装等效代码：	BGA165,11X15,40
封装形状：	RECTANGULAR	封装形式：	GRID ARRAY
并行/串行：	PARALLEL	电源：	1.5/1.8,1.8 V
认证状态：	Not Qualified	最大待机电流：	0.245 A
最小待机电流：	1.7 V	子类别：	SRAMs
最大压摆率：	0.475 mA	表面贴装：	YES
技术：	CMOS	端子形式：	BALL
端子节距：	1 mm	端子位置：	BOTTOM
Base Number Matches：	1

UPD44164364F5-E33-EQ1 数据手册

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PRELIMINARY DATA SHEET

MOS INTEGRATED CIRCUIT

µPD44164084, 44164184, 44164364

18M-BIT DDRII SRAM

4-WORD BURST OPERATION

Description

The µPD44164084 is a 2,097,152-word by 8-bit, the µPD44164184 is a 1,048,576-word by 18-bit and the µPD44164364

is a 524,288-word by 36-bit synchronous double data rate static RAM fabricated with advanced CMOS technology using

full CMOS six-transistor memory cell.

The µPD44164084, µPD44164184 and µPD44164364 integrates unique synchronous peripheral circuitry and a burst

counter. All input registers controlled by an input clock pair (K and /K) and are latched on the positive edge of K and /K.

These products are suitable for applications which require synchronous operation, high speed, low voltage, high density

and wide bit configuration.

These products are packaged in 165-pin PLASTIC FBGA.

Features

• 1.8 ± 0.1 V power supply and HSTL I/O

• DLL circuitry for wide output data valid window and future frequency scaling

• Pipelined double data rate operation

• Common data input/output bus

• Four-tick burst for reduced address frequency

• Two input clocks (K and /K) for precise DDR timing at clock rising edges only

• Two output clocks (C and /C) for precise flight time

and clock skew matching-clock and data delivered together to receiving device

• Internally self-timed write control

• Clock-stop capability with µs restart

• User programmable impedence output

• Fast clock cycle time : 3.0 ns (333 MHz), 3.3 ns (300 MHz), 4.0 ns (250 MHz), 5.0 ns (200 MHz), 6.0 ns (167 MHz)

• Simple control logic for easy depth expansion

• JTAG boundary scan

The information in this document is subject to change without notice. Before using this document, please

confirm that this is the latest version.

Not all devices/types available in every country. Please check with local NEC representative for

availability and additional information.

Document No. M15822EJ2V0DS00 (2nd edition)

Date Published April 2002 NS CP(K)

Printed in Japan

The mark shows major revised points.

2001

12 3 4 5 6 7...32

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UPD44164364F5-E60-EQ1	NEC	获取价格	18M-BIT DDRII SRAM 4-WORD BURST OPERATION
UPD44164365AF5-E33-EQ2	NEC	获取价格	DDR SRAM, 512KX36, 0.45ns, CMOS, PBGA165, 13 X 15 MM, PLASTIC, BGA-165
UPD44164365AF5-E33-EQ2-A	NEC	获取价格	DDR SRAM, 512KX36, 0.45ns, CMOS, PBGA165, 13 X 15 MM, LEAD FREE, PLASTIC, BGA-165
UPD44164365AF5-E40-EQ2-A	RENESAS	获取价格	512KX36 DDR SRAM, 0.45ns, PBGA165, 13 X 15 MM, LEAD FREE, PLASTIC, BGA-165
UPD44164365AF5-E40-EQ2-A	NEC	获取价格	DDR SRAM, 512KX36, 0.45ns, CMOS, PBGA165, 13 X 15 MM, LEAD FREE, PLASTIC, BGA-165
UPD44164365AF5-E50-EQ2	NEC	获取价格	IC,SYNC SRAM,DDR,512KX36,CMOS,BGA,165PIN,PLASTIC
UPD44164365AF5-E50-EQ2-A	RENESAS	获取价格	512KX36 DDR SRAM, 0.45ns, PBGA165, 13 X 15 MM, LEAD FREE, PLASTIC, BGA-165
UPD44164365F5-E50-EQ1	NEC	获取价格	18M-BIT DDRII SRAM SEPARATE I/O 2-WORD BURST OPERATION
UPD44164365F5-E60-EQ1	NEC	获取价格	18M-BIT DDRII SRAM SEPARATE I/O 2-WORD BURST OPERATION

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