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THC63LVD823B

更新时间： 2024-09-17 12:23:23
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THINE /
页数 文件大小 规格书
21页 170K
描述
160MHz 51Bits LVDS Transmitter

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THC63LVD823B 技术参数

是否Rohs认证： 符合生命周期：Contact Manufacturer
包装说明：QFP, TQFP100,.63SQReach Compliance Code：unknown
ECCN代码：EAR99HTS代码：8542.39.00.01
风险等级：5.69接口集成电路类型：LINE DRIVER
JESD-30 代码：S-PQFP-G100JESD-609代码：e3
湿度敏感等级：3端子数量：100
最高工作温度：70 °C最低工作温度：-20 °C
封装主体材料：PLASTIC/EPOXY封装代码：QFP
封装等效代码：TQFP100,.63SQ封装形状：SQUARE
封装形式：FLATPACK电源：3.3 V
认证状态：Not Qualified子类别：Line Driver or Receivers
最大压摆率：217 mA标称供电电压：3.3 V
表面贴装：YES温度等级：COMMERCIAL
端子面层：Matte Tin (Sn)端子形式：GULL WING
端子节距：0.5 mm端子位置：QUAD
Base Number Matches：1

THC63LVD823B 数据手册

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THC63LVD823B_Rev.3.1_E  
THC63LVD823B  
160MHz 51Bits LVDS Transmitter  
General Description  
Features  
The THC63LVD823B transmitter is designed to sup-  
port Single Link transmission between Host and Flat  
Panel Display and Dual Link transmission between  
Host and Flat Panel Display up to 1080p/QXGA resolu-  
tions.  
The THC63LVD823B converts 51bits of CMOS/TTL  
data into LVDS (Low Voltage Differential Signaling)  
data stream. The transmitter can be programmed for ris-  
ing edge or falling edge clocks through a dedicated pin.  
In Dual Link, the transmit clock frequency of 160MHz,  
51bits of RGB data are transmitted at an effective rate  
of 1.12Gbps per LVDS channel.  
•
Wide dot clock range suited for TV Signal (480p-  
1080p), PC Signal (VGA-QXGA)  
TTL/CMOS Input: 10-160MHz  
LVDS Output: 20-160MHz  
•
•
PLL requires No external components  
Flexible Input/Output mode  
1. Single/Dual TTL IN, Single/Dual LVDS OUT  
2. Double edge input for Single TTL IN/Dual LVDS OUT  
Clock edge selectable  
•
•
•
•
•
•
•
2 LVDS data mapping for simplifying PCB layout.  
Pseudo Random pattern generation circuit  
Supports Reduced swing LVDS for Low EMI  
Power down mode  
Low power single 3.3V CMOS design  
1.2 up to 3.3V tolerant data inputs to connect  
directly to low power,low voltage application and  
graphic processor.  
•
•
Backward compatible with THC63LVD823/  
THC63LVD823A  
100pin TQFP  
Block Diagram  
R1[7:0]  
24  
TA1 +/-  
28  
DATA Port1  
DATA Port2  
G1[7:0]  
B1[7:0]  
TB1 +/-  
LVDS OUTPUT  
Port1  
R2[7:0]  
G2[7:0]  
B2[7:0]  
TC1 +/-  
24  
3
TD1 +/-  
TA2 +/-  
HSYNC  
VSYNC  
DE  
TB2 +/-  
LVDS OUTPUT  
Port2  
R/F  
TC2 +/-  
28  
RS  
MAP  
TD2 +/-  
MODE[1:0]  
O/E  
DDRN  
/PDWN  
PRBS  
TCLK1 +/-  
TRANSMITTER CLOCK IN  
(10 to 160MHz)  
PLL  
TCLK2 +/- (N/C)  
(20 to 160MHz)  
Copyright©2011 THine Electronics, Inc.  
1/21  
THine Electronics, Inc.  
1234567...21

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型号 品牌 获取价格 描述 数据表
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