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SY100E167JC

更新时间： 2024-02-14 18:39:31

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6-BIT 2:1 MUX-REGISTER

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SY100E167JC 技术参数

是否Rohs认证：	不符合	生命周期：	Transferred
包装说明：	QCCJ, LDCC28,.5SQ	Reach Compliance Code：	unknown
风险等级：	5.92	其他特性：	SIX 2:1 MUX FOLLOWED BY REGISTER; WITH DUAL CLOCK
系列：	100E	JESD-30 代码：	S-PQCC-J28
JESD-609代码：	e0	逻辑集成电路类型：	D FLIP-FLOP
最大频率@ Nom-Sup：	1000000000 Hz	位数：	6
功能数量：	1	输入次数：	2
端子数量：	28	最高工作温度：	85 °C
最低工作温度：		输出特性：	OPEN-EMITTER
输出极性：	TRUE	封装主体材料：	PLASTIC/EPOXY
封装代码：	QCCJ	封装等效代码：	LDCC28,.5SQ
封装形状：	SQUARE	封装形式：	CHIP CARRIER
包装方法：	TAPE AND REEL	电源：	-4.5 V
最大电源电流（ICC）：	130 mA	Prop。Delay @ Nom-Sup：	0.8 ns
传播延迟（tpd）：	0.8 ns	认证状态：	Not Qualified
子类别：	Multiplexer/Demultiplexers	表面贴装：	YES
技术：	ECL	温度等级：	OTHER
端子面层：	Tin/Lead (Sn/Pb)	端子形式：	J BEND
端子节距：	1.27 mm	端子位置：	QUAD
触发器类型：	POSITIVE EDGE	最小 fmax：	1000 MHz

SY100E167JC 数据手册

SY10E167

SY100E167

SY10E167

SY100E167

6-BIT 2:1 MUX-REGISTER

SYNERGY

SEMICONDUCTOR

FEATURES

DESCRIPTION

■ 1000MHz min. operating frequency

■ Extended 100E VEE range of –4.2V to –5.5V

■ 800ps max. clock to output

■ Single-ended outputs

The SY10/100E167 offer six 2:1 multiplexers followed

by D flip-flops with single-ended outputs, designed for use

in new, high-performance ECL systems. The Select (SEL)

control allows one of the two data inputs to the multiplexer

to pass through. The two external clock signals (CLK1,

CLK2) are gated through a logical OR operation before use

as control for the six flip-flops. The selected data are

transferred to the flip-flops on the rising edge of CLK1 or

CLK2 (or both).

■ Asynchronous Master Reset

■ Dual clocks

■ Fully compatible with industry standard 10KH,

100K ECL levels

The multiplexer operation is controlled by the Select

(SEL) signal which selects one of the two bits of input data

at each mux to be passed through.

■ Internal 75KΩ input pulldown resistors

■ ESD protection of 2000V

When a logic HIGH is applied to the Master Reset (MR)

signal, it operates asychronously to take all outputs Q to a

logic LOW.

■ Fully compatible with Motorola MC10E/100E167

■ Available in 28-pin PLCC package

BLOCK DIAGRAM

PIN CONFIGURATION

D0a

MUX

SEL

D0b

D1a

25 24 23 22 21 20 19

MUX

SEL

CLK

VCC

D1b

D2a

TOP VIEW

PLCC

VEE

J28-1

MUX

SEL

VCCO

D2b

D3a

10 11

MUX

SEL

D3b

D4a

MUX

SEL

PIN NAMES

D4b

D5a

D0a–D5a

D0b–D5b

SEL

Function

Input Data a

Input Data b

Select Input

Clock Inputs

Master Reset

Data Outputs

VCC to Output

MUX

SEL

D5b

SEL

CLK1, CLK2

CLK1

CLK2

Q0–Q5

VCCO

Rev.: C

Amendment: /1

Issue Date: February, 1998

5-127

12 3

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