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SN74ALS112ANSR PDF预览

SN74ALS112ANSR

更新时间： 2024-11-24 13:13:47
品牌 Logo 应用领域
德州仪器 - TI 触发器
页数 文件大小 规格书
6页 99K
描述
Dual J-K Negative-Edge-Triggered Flip-Flops With Clear and Preset 16-SO 0 to 70

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SN74ALS112ANSR 技术参数

是否无铅：不含铅是否Rohs认证：符合
生命周期：Active零件包装代码：SOIC
包装说明：SOP, SOP16,.3针数：16
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01Factory Lead Time：1 week
风险等级：1.46Is Samacsys：N
系列：ALSJESD-30 代码：R-PDSO-G16
JESD-609代码：e4长度：10.3 mm
负载电容（CL）：50 pF逻辑集成电路类型：J-K FLIP-FLOP
最大频率@ Nom-Sup：30000000 Hz最大I（ol）：0.008 A
湿度敏感等级：1位数：2
功能数量：2端子数量：16
最高工作温度：70 °C最低工作温度：
输出极性：COMPLEMENTARY封装主体材料：PLASTIC/EPOXY
封装代码：SOP封装等效代码：SOP16,.3
封装形状：RECTANGULAR封装形式：SMALL OUTLINE
包装方法：TR峰值回流温度（摄氏度）：260
电源：5 V最大电源电流（ICC）：4.5 mA
Prop。Delay @ Nom-Sup：18 ns传播延迟（tpd）：19 ns
认证状态：Not Qualified施密特触发器：No
座面最大高度：2 mm子类别：FF/Latches
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：4.5 V
标称供电电压 (Vsup)：5 V表面贴装：YES
技术：TTL温度等级：COMMERCIAL
端子面层：Nickel/Palladium/Gold (Ni/Pd/Au)端子形式：GULL WING
端子节距：1.27 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED触发器类型：NEGATIVE EDGE
宽度：5.3 mm最小 fmax：30 MHz
Base Number Matches：1

SN74ALS112ANSR 数据手册

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SN54ALS112A, SN74ALS112A  
DUAL J-K NEGATIVE-EDGE-TRIGGERED FLIP-FLOPS  
WITH CLEAR AND PRESET  
SDAS199A – APRIL 1982 – REVISED DECEMBER 1994  
SN54ALS112A . . . J PACKAGE  
SN74ALS112A . . . D OR N PACKAGE  
(TOP VIEW)  
• Fully Buffered to Offer Maximum Isolation  
From External Disturbance  
• Package Options Include Plastic  
Small-Outline (D) Packages, Ceramic Chip  
Carriers (FK), and Standard Plastic (N) and  
Ceramic (J) 300-mil DIPs  
1CLK  
1K  
V
CC  
1
2
3
4
5
6
7
8
16  
15  
14  
13  
12  
1CLR  
2CLR  
2CLK  
2K  
1J  
1PRE  
1Q  
TYPICAL MAXIMUM TYPICAL POWER  
CLOCK  
FREQUENCY  
(MHz)  
DISSIPATION  
PER FLIP-FLOP  
(mW)  
TYPE  
1Q  
11 2J  
10  
9
2Q  
2PRE  
2Q  
GND  
′ALS112A  
50  
6
description  
SN54ALS112A . . . FK PACKAGE  
(TOP VIEW)  
These devices contain two independent J-K  
negative-edge-triggered flip-flops. A low level at  
the preset (PRE) or clear (CLR) inputs sets or  
resets the outputs, regardless of the levels of the  
other inputs. When PRE and CLR are inactive  
(high), data at the J and K inputs meeting the  
setup-time requirements is transferred to the  
outputs on the negative-going edge of the clock  
pulse (CLK). Clock triggering occurs at a voltage  
level and is not directly related to the fall time of the  
clock pulse. Following the hold-time interval, data  
at the J and K inputs may be changed without  
affecting the levels at the outputs. These versatile  
flip-flops can perform as toggle flip-flops by tying  
J and K high.  
3
2
1 20 19  
18  
1J  
1PRE  
NC  
4
5
6
7
8
2CLR  
2CLK  
NC  
17  
16  
15  
14  
1Q  
2K  
1Q  
2J  
9 10 11 12 13  
NC – No internal connection  
The SN54ALS112A is characterized for operation over the full military temperature range of –55°C to 125°C.  
The SN74ALS112A is characterized for operation from 0°C to 70°C.  
FUNCTION TABLE  
(each flip-flop)  
INPUTS  
OUTPUTS  
PRE  
L
CLR  
H
CLK  
X
J
X
X
X
L
K
X
X
X
L
Q
H
L
Q
L
H
L
X
H
†
H
†
L
L
X
H
H
H
↓
Q
Q
0
0
H
H
↓
H
L
L
H
L
H
H
↓
H
H
X
L
H
H
H
↓
H
X
Toggle  
H
H
H
Q
Q
0
0
†
The output levels in this configuration may not meet the  
minimum levels for V . Furthermore, this configuration is  
nonstable; that is, it does not persist when either PRE or  
CLR returns to its inactive (high) level.  
OH  
Copyright 1994, Texas Instruments Incorporated  
PRODUCTION DATA information is current as of publication date.  
Products conform to specifications per the terms of Texas Instruments  
standard warranty. Production processing does not necessarily include  
testing of all parameters.  
1
POST OFFICE BOX 655303 • DALLAS, TEXAS 75265  
123456

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SN74ALS112ANSR 替代型号

型号 品牌 替代类型 描述 数据表
SN74ALS112ADR TI

完全替代

 Dual J-K Negative-Edge-Triggered Flip-Flops With Clear and Preset 16-SOIC 0 to 70
SN74ALS112AD TI

类似代替

 DUAL J-K NEGATIVE-EDGE-TRIGGERED FLIP-FLOPS WITH CLEAR AND PRESET

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型号 品牌 获取价格 描述 数据表
SN74ALS112J TI

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