SI5017-X-GM

更新时间： 2024-11-25 03:09:59

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芯科 - SILICON		ATM集成电路 SONET集成电路 SDH集成电路电信集成电路电信电路放大器异步传输模式
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OC-48/STM-16 SONET/SDH CDR IC WITH LIMITING AMPLIFIER

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SI5017-X-GM 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	QFN
包装说明：	HVQCCN,	针数：	28
Reach Compliance Code：	unknown	HTS代码：	8542.39.00.01
风险等级：	5.82	Is Samacsys：	N
JESD-30 代码：	S-XQCC-N28	JESD-609代码：	e4
长度：	5 mm	功能数量：	1
端子数量：	28	最高工作温度：	85 °C
最低工作温度：	-40 °C	封装主体材料：	UNSPECIFIED
封装代码：	HVQCCN	封装形状：	SQUARE
封装形式：	CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE	峰值回流温度（摄氏度）：	NOT SPECIFIED
认证状态：	Not Qualified	座面最大高度：	0.9 mm
标称供电电压：	3.3 V	表面贴装：	YES
电信集成电路类型：	ATM/SONET/SDH CLOCK RECOVERY CIRCUIT	温度等级：	INDUSTRIAL
端子面层：	NICKEL PALLADIUM GOLD	端子形式：	NO LEAD
端子节距：	0.5 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	NOT SPECIFIED	宽度：	5 mm
Base Number Matches：	1

SI5017-X-GM 数据手册

Si5017

OC-48/STM-16 SONET/SDH CDR IC WITH LIMITING AMPLIFIER

Features

High-speed clock and data recovery device with integrated limiting amplifier:

ꢀ Supports OC-48/STM-16 and ꢀ Loss-of-signal level alarm

2.7 Gbps FEC

ꢀ Data slicing level control

ꢀ DSPLL® technology

ꢀ Jitter generation 3.0 mUI

ꢀ 10 mV differential sensitivity

(typ)

rms

ꢀ 3.3 V supply

ꢀ Small footprint: 5 x 5 mm

ꢀ Reference and reference-less

Ordering Information:

operation supported

See page 22.

Applications

ꢀ SONET/SDH/ATM routers

ꢀ Add/drop multiplexers

ꢀ Digital cross connects

ꢀ Board level serial links

ꢀ SONET/SDH test equipment

ꢀ Optical transceiver modules

ꢀ SONET/SDH regenerators

Pin Assignments

Si5017

Description

28 27 26 25 24 23 22

VDD

The Si5017 is a fully-integrated, high-performance limiting amplifier (LA)

and clock and data recovery (CDR) IC for high-speed serial

communication systems. It derives timing information and data from a

serial input at OC-48 and STM-16 rates. Support for 2.7 Gbps data

streams is also provided for OC-48/STM-16 applications that employ

forward error correction (FEC). Use of an external reference clock is

optional. Silicon Laboratories DSPLL® technology eliminates sensitive

noise entry points, thus making the PLL less susceptible to board-level

interaction and helping to ensure optimal jitter performance.

20 REXT

LOS_LVL

SLICE_LVL

REFCLK+

REFCLK–

LOL

19 RESET/CAL

GND

Pad

VDD

DOUT+

DOUT–

TDI

10 11 12 13 14

The Si5017 represents a new standard in low jitter, low power, small size,

and integration for high-speed LA/CDRs. It operates from a 3.3 V supply

over the industrial temperature range (–40 to 85 °C).

Functional Block Diagram

LOS_LVL

Signal

Detect

DSQLCH

LOS

DOUT+

DOUT–

Retimer

BUF

DIN+

DIN–

Limiting

Amp

DSPLL

BER

Monitor

CLKOUT+

CLKOUT–

CLK_DSBL

REFCLK+

REFCLK–

(Optional)

Lock

Detection

Reset/

Calibration

Bias Gen.

BER_ALM

REXT

RESET/CAL

BER_LVL

SLICE_LVL

LOL

LTR

Rev. 1.4 10/05

Si5017

12 3 4 5 6 7...26

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