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S71NS64JA0BFW32

更新时间： 2023-07-15 00:00:00

品牌	Logo	应用领域
飞索 - SPANSION		静态存储器内存集成电路
页数	文件大小	规格书
23页	525K
描述
Memory Circuit, 4MX16, CMOS, PBGA44, 9.20 X 8 MM, LEAD FREE, FBGA-44

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S71NS64JA0BFW32 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
零件包装代码：	BGA	包装说明：	TFBGA,
针数：	44	Reach Compliance Code：	compliant
HTS代码：	8542.32.00.71	风险等级：	5.84
其他特性：	PSRAM IS ORGANIZED AS 1M X 16, SYNCHRONOUS BURST MODE ALSO POSSIBLE	JESD-30 代码：	R-PBGA-B44
JESD-609代码：	e1	长度：	9.2 mm
内存密度：	67108864 bit	内存集成电路类型：	MEMORY CIRCUIT
内存宽度：	16	湿度敏感等级：	3
功能数量：	1	端子数量：	44
字数：	4194304 words	字数代码：	4000000
工作模式：	ASYNCHRONOUS	最高工作温度：	85 °C
最低工作温度：	-25 °C	组织：	4MX16
封装主体材料：	PLASTIC/EPOXY	封装代码：	TFBGA
封装形状：	RECTANGULAR	封装形式：	GRID ARRAY, THIN PROFILE, FINE PITCH
峰值回流温度（摄氏度）：	260	认证状态：	Not Qualified
座面最大高度：	1.2 mm	最大供电电压 (Vsup)：	1.95 V
最小供电电压 (Vsup)：	1.7 V	标称供电电压 (Vsup)：	1.8 V
表面贴装：	YES	技术：	CMOS
温度等级：	OTHER	端子面层：	TIN SILVER COPPER
端子形式：	BALL	端子节距：	0.5 mm
端子位置：	BOTTOM	处于峰值回流温度下的最长时间：	40
宽度：	8 mm

S71NS64JA0BFW32 数据手册

A d v a n c e I n f o r m a t i o n

Contents

Notice On Data Sheet Designations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ii

Product Selector Guide . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4

Input/Output Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

Logic Symbol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8

Ordering Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

Physical Dimensions–S71NS128JA0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

NLA048—48-Ball Very Thin Fine-Pitch Ball Grid Array (FBGA) 10 x 11 mm Package ...........................................10

NLB044—44-Ball Very Thin Fine-Pitch Ball Grid Array (FBGA) 9.2 x 8 mm Package ..........................................11

Device History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

Appendix B: Daisy Chain Information. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

pSRAM Characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

pSRAM Device Bus Operations ...............................................................................................................................................16

pSRAM DC Characteristics ......................................................................................................................................................16

pSRAM AC Characteristics .......................................................................................................................................................16

pSRAM Device Operation ......................................................................................................................................................... 17

pSRAM Read Access ................................................................................................................................................................... 17

pSRAM Write Access ................................................................................................................................................................. 17

Configuration Register Access ................................................................................................................................................. 17

Revision Summary. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

Tables

Table 1 Configuration Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

Figures

Figure 1 NLA048 Daisy Chain Layout (Top View, Balls Facing Down).................................................................................................... 14

Figure 2 NLB044 Daisy Chain Layout (Top View, Balls Facing Down)..................................................................................................... 15

Figure 3 Configuration Register Read Access.................................................................................................................................................. 18

Figure 4 Configuration Register Write Access................................................................................................................................................. 18

Figure 5 pSRAM Read Cycle 1 (WE# = VIH)..................................................................................................................................................... 19

Figure 6 pSRAM Read Cycle 2 (WE# = VIH).................................................................................................................................................... 19

Figure 7 pSRAM Write Cycle 1 (OE# = VIH)................................................................................................................................................... 20

Figure 8 pSRAM Write Cycle 2 (OE# = VIH)................................................................................................................................................. 20

S71NS128JA0/S71NS064JA0

S71NS-JA0_00_A6 September22,2005

1 2 345 6 7...23

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