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PLL130-07SC

更新时间： 2024-11-10 10:08:39

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PLL		驱动器
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5页	231K
描述
High Speed Translator Buffer to CMOS (Selectable Drive)

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PLL130-07SC 技术参数

是否Rohs认证：	符合	生命周期：	Transferred
包装说明：	SOP, SOP8,.25	Reach Compliance Code：	unknown
风险等级：	5.68	JESD-30 代码：	R-PDSO-G8
端子数量：	8	最高工作温度：	70 °C
最低工作温度：		封装主体材料：	PLASTIC/EPOXY
封装代码：	SOP	封装等效代码：	SOP8,.25
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE
电源：	3 V	认证状态：	Not Qualified
子类别：	Other Interface ICs	标称供电电压：	3 V
表面贴装：	YES	温度等级：	COMMERCIAL
端子形式：	GULL WING	端子节距：	1.27 mm
端子位置：	DUAL	Base Number Matches：	1

PLL130-07SC 数据手册

PLL130-07

High Speed Translator Buffer to CMOS (Selectable Drive)

FEATURES

PIN CONFIGURATION

(TOP VIEW)

•

CMOS output

Selectable Drive capability (15pF or 30pF

output load).

GND

REF_IN

GND

DRIV_SEL^

VDD

•

Single AC coupled input (min. 100mV swing).

Input range from DC to 200 MHz.

2.5V to 3.3V operation.

GND

Available in 8-Pin SOIC and 3x3mm QFN.

VDD

CLK_OUT

DESCRIPTION

The PLL130-07 is a low cost, high performance,

high speed, buffer that reproduces any input fre-

quency from DC to 200MHz. It provides CMOS

output with 15pF output load drive capability.

Any input signal with at least 100mV swing can

be used as reference signal. This chip is ideal

for conversion from sine wave to CMOS.

DRIV_SEL^

CLK_OUT

VDD

¹⁴PLL130-07

GND

N/C

GND

OE^

Note: ^ denotes internal pull up

BLOCK DIAGRAM

Input

Amplifier

REF_IN

CLK_OUT

47745 Fremont Blvd., Fremont, California 94538 Tel (510) 492-0990 Fax (510) 492-0991 www.phaselink.com Rev 09/09/04 Page 1

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