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MM74C165J PDF预览

MM74C165J

更新时间： 2024-11-01 21:19:11
品牌 Logo 应用领域
美国国家半导体 - NSC 输出元件逻辑集成电路触发器
页数 文件大小 规格书
6页 134K
描述
IC CMOS SERIES, 8-BIT RIGHT PARALLEL IN SERIAL OUT SHIFT REGISTER, COMPLEMENTARY OUTPUT, CDIP16, CERAMIC, DIP-16, Shift Register

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MM74C165J 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
包装说明：DIP, DIP16,.3Reach Compliance Code：unknown
HTS代码：8542.39.00.01风险等级：5.79
其他特性：CLOCK INHIBIT计数方向：RIGHT
系列：CMOSJESD-30 代码：R-GDIP-T16
JESD-609代码：e0长度：19.43 mm
负载电容（CL）：50 pF逻辑集成电路类型：PARALLEL IN SERIAL OUT
最大频率@ Nom-Sup：2500000 Hz位数：8
功能数量：1端子数量：16
最高工作温度：85 °C最低工作温度：-40 °C
输出极性：COMPLEMENTARY封装主体材料：CERAMIC, GLASS-SEALED
封装代码：DIP封装等效代码：DIP16,.3
封装形状：RECTANGULAR封装形式：IN-LINE
峰值回流温度（摄氏度）：NOT SPECIFIED电源：3/15 V
传播延迟（tpd）：400 ns认证状态：Not Qualified
座面最大高度：5.08 mm子类别：Shift Registers
最大供电电压 (Vsup)：15 V最小供电电压 (Vsup)：3 V
标称供电电压 (Vsup)：5 V表面贴装：NO
技术：CMOS温度等级：INDUSTRIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：THROUGH-HOLE
端子节距：2.54 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED触发器类型：POSITIVE EDGE
宽度：7.62 mm最小 fmax：5 MHz
Base Number Matches：1

MM74C165J 数据手册

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December 1992  
MM54C165/MM74C165  
Parallel-Load 8-Bit Shift Register  
General Description  
Features  
Wide supply voltage range  
Guaranteed noise margin  
High noise immunity  
Y
Y
Y
Y
3V to 15V  
1V  
The MM54C165/MM74C165 functions as an 8-bit parallel-  
load, serial shift register. Data is loaded into the register  
independent of the state of the clock(s) when PARALLEL  
LOAD (PL) is low. Shifting is inhibited as long as PL is low.  
0.45 V  
CC  
(typ.)  
Low power TTL compatibility  
fan out of 2  
driving 74L  
Data is sequentially shifted from complementary outputs, Q  
7
and Q , highest-order bit (P7) first. New serial data may be  
7
Y
Y
Y
Parallel loading independent of clock  
Dual clock inputs  
entered via the SERIAL DATA (Ds) input. Serial shifting oc-  
curs on the rising edge of CLOCK1 or CLOCK2. Clock in-  
puts may be used separately or together for combined  
clocking from independent sources. Either clock input may  
be used also as an active-low clock enable. To prevent dou-  
ble-clocking when a clock input is used as an enable, the  
enable must be changed to a high level (disabled) only while  
the clock is high.  
Fully static operation  
Connection and Block Diagrams  
Dual-In-Line Package  
TL/F/5897–2  
Order Number MM54C165* or MM74C165*  
*Please look into Section 8, Appendix D  
for availability of various package types.  
TL/F/5897–1  
Top View  
TL/F/5897–3  
C
1995 National Semiconductor Corporation  
TL/F/5897  
RRD-B30M105/Printed in U. S. A.  
123456

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