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MCM67A518FN10 PDF预览

MCM67A518FN10

更新时间： 2024-11-10 22:22:27
品牌 Logo 应用领域
摩托罗拉 - MOTOROLA 存储内存集成电路静态存储器信息通信管理
页数 文件大小 规格书
12页 194K
描述
32K x 18 Bit Asynchronous/Latched Address Fast Static RAM

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MCM67A518FN10 技术参数

是否Rohs认证：不符合生命周期：Obsolete
包装说明：PLASTIC, LCC-52Reach Compliance Code：unknown
ECCN代码：3A991.B.2.BHTS代码：8542.32.00.41
风险等级：5.84Is Samacsys：N
最长访问时间：10 ns其他特性：BYTE WRITE
I/O 类型：COMMONJESD-30 代码：S-PQCC-J52
JESD-609代码：e0长度：19.1262 mm
内存密度：589824 bit内存集成电路类型：CACHE TAG SRAM
内存宽度：18功能数量：1
端口数量：1端子数量：52
字数：32768 words字数代码：32000
工作模式：ASYNCHRONOUS最高工作温度：70 °C
最低工作温度：组织：32KX18
输出特性：3-STATE可输出：YES
封装主体材料：PLASTIC/EPOXY封装代码：QCCJ
封装等效代码：LDCC52,.8SQ封装形状：SQUARE
封装形式：CHIP CARRIER并行/串行：PARALLEL
电源：5 V认证状态：Not Qualified
座面最大高度：4.57 mm最大待机电流：0.03 A
最小待机电流：4.5 V子类别：SRAMs
最大压摆率：0.29 mA最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：4.5 V标称供电电压 (Vsup)：5 V
表面贴装：YES技术：BICMOS
温度等级：COMMERCIAL端子面层：Tin/Lead (Sn/Pb)
端子形式：J BEND端子节距：1.27 mm
端子位置：QUAD宽度：19.1262 mm
Base Number Matches：1

MCM67A518FN10 数据手册

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by MCM67A518/D  
SEMICONDUCTOR TECHNICAL DATA  
MCM67A518  
32K x 18 Bit Asynchronous/  
Latched Address Fast Static RAM  
The MCM67A518 is a 589,824 bit latched address static random access  
memory organized as 32,768 words of 18 bits, fabricated with Motorola’s high–  
performance silicon–gate BiCMOS technology. The device integrates a 32K x 18  
SRAM core with advanced peripheral circuitry consisting of address and data in-  
put latches, active low chip enable, separate upper and lower byte write strobes,  
and a fast output enable. This device has increased output drive capability sup-  
ported by multiple power pins.  
FN PACKAGE  
PLASTIC  
CASE 778–02  
Address, data in, and chip enable latches are provided. When latch enables  
(AL for address and chip enables and DL for data in) are high, the address, data  
in, and chip enable latches are in the transparent state. If latch enables are tied  
high, the device can be used as an asynchronous SRAM. When latch enables  
arelow, theaddress, datain, andchipenablelatchesareinthelatchedstate. This  
input latch simplifies read and write cycles by guaranteeing address and data–in  
hold time in a simple fashion.  
Dual write enables (LW and UW) are provided to allow individually writeable  
bytes. LW controls DQ0 – DQ8 (the lower bits) while UW controls DQ9 – DQ17  
(the upper bits).  
Additional power supply pins have been utilized and placed on the package for  
maximum performance.  
The MCM67A518 will be available in a 52–pin plastic leaded chip carrier  
(PLCC).  
This device is ideally suited for systems which require wide data bus widths,  
cache memory, and tag RAMs.  
PIN ASSIGNMENT  
7
6
5
4
3
2
1
52 51 50 49 48 47  
46 DQ8  
DQ9  
DQ10  
8
9
45  
44  
43  
DQ7  
DQ6  
V
10  
11  
CC  
V
V
SS  
CC  
42  
41  
40  
DQ11 12  
DQ12 13  
DQ13 14  
V
SS  
DQ5  
DQ4  
39  
38  
DQ14 15  
DQ3  
DQ2  
V
16  
SS  
37  
36  
35  
34  
V
17  
V
CC  
SS  
DQ15 18  
DQ16 19  
V
DQ1  
DQ0  
CC  
•
•
•
•
•
•
•
•
•
Single 5 V ± 10% Power Supply  
Fast Access Times: 10/12/15 ns Max  
Byte Writeable via Dual Write Enables  
Separate Data Input Latch for Simplified Write Cycles  
Address and Chip Enable Input Latches  
Common Data Inputs and Data Outputs  
Output Enable Controlled Three–State Outputs  
3.3 V I/O Compatible  
DQ17 20  
21 22 23 24 25 26 27 28 29 30 31 32 33  
PIN NAMES  
A0 – A14 . . . . . . . . . . . . . . . . Address Inputs  
AL . . . . . . . . . . . . . . . . . . . . . . Address Latch  
DL . . . . . . . . . . . . . . . . . . . . . . . . . Data Latch  
LW . . . . . . . . . . . . Lower Byte Write Enable  
UW . . . . . . . . . . . . Higher Byte Write Enable  
E . . . . . . . . . . . . . . . . . . . . . . . . . Chip Enable  
G . . . . . . . . . . . . . . . . . . . . . . Output Enable  
DQ0 – DQ17 . . . . . . . . . . . Data Input/Output  
High Board Density 52–Lead PLCC Package  
V
V
. . . . . . . . . . . . . . . . + 5 V Power Supply  
. . . . . . . . . . . . . . . . . . . . . . . . . . . Ground  
CC  
SS  
NC . . . . . . . . . . . . . . . . . . . . . No Connection  
All power supply and ground pins must be  
connectedfor proper operation of the device.  
REV 2  
5/95  
Motorola, Inc. 1994  
1234567...12

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与MCM67A518FN10相关器件

型号 品牌 获取价格 描述 数据表
MCM67A518FN12 MOTOROLA

获取价格

 		32K x 18 Bit Asynchronous/Latched Address Fast Static RAM
MCM67A518FN15 MOTOROLA

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 		32K x 18 Bit Asynchronous/Latched Address Fast Static RAM
MCM67A618 MOTOROLA

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 		64K x 18 Bit Asychronous/Latched Address Fast Static RAM
MCM67A618AFN10 NXP

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 		IC,SRAM,64KX18,BICMOS-TTL,LDCC,52PIN,PLASTIC
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 		64K x 18 Bit Asynchronous/ Latched Address Fast Static RAM

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