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MC74VHC540MR2 PDF预览

MC74VHC540MR2

更新时间： 2024-11-16 19:48:03
品牌 Logo 应用领域
安森美 - ONSEMI 驱动光电二极管输出元件逻辑集成电路
页数 文件大小 规格书
7页 117K
描述
AHC/VHC SERIES, 8-BIT DRIVER, INVERTED OUTPUT, PDSO20, EIAJ, SOIC-20

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MC74VHC540MR2 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：SOIC包装说明：SOP,
针数：20Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：5.43
系列：AHC/VHCJESD-30 代码：R-PDSO-G20
JESD-609代码：e0长度：12.575 mm
逻辑集成电路类型：BUS DRIVER位数：8
功能数量：1端口数量：2
端子数量：20最高工作温度：85 °C
最低工作温度：-40 °C输出特性：3-STATE
输出极性：INVERTED封装主体材料：PLASTIC/EPOXY
封装代码：SOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE峰值回流温度（摄氏度）：NOT SPECIFIED
传播延迟（tpd）：12 ns认证状态：Not Qualified
座面最大高度：2.05 mm最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：2 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：TIN LEAD
端子形式：GULL WING端子节距：1.27 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：5.275 mmBase Number Matches：1

MC74VHC540MR2 数据手册

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MC74VHC540  
Octal Bus Buffer  
Inverting  
The MC74VHC540 is an advanced high speed CMOS inverting  
octal bus buffer fabricated with silicon gate CMOS technology. It  
achieves high speed operation similar to equivalent Bipolar Schottky  
TTL while maintaining CMOS low power dissipation.  
The MC74VHC540 features inputs and outputs on opposite sides  
of the package and two AND−ed active−low output enables. When  
either OE1 or OE2 are high, the terminal outputs are in the high  
impedance state.  
The internal circuit is composed of three stages, including a buffer  
output which provides high noise immunity and stable output. The  
inputs tolerate voltages up to 7.0 V, allowing the interface of 5.0 V  
systems to 3.0 V systems.  
http://onsemi.com  
MARKING  
DIAGRAMS  
SOIC−20  
DW SUFFIX  
CASE 751D  
VHC540  
AWLYYWWG  
20  
20  
1
1
Features  
VHC  
540  
TSSOP−20  
DT SUFFIX  
CASE 948E  
• High Speed: t = 3.7 ns (Typ) at V = 5.0 V  
PD  
CC  
ALYWG  
• Low Power Dissipation: I = 4.0 μA (Max) at T = 25°C  
CC  
A
G
1
• High Noise Immunity: V  
= V  
= 28% V  
NIL CC  
NIH  
• Power Down Protection Provided on Inputs  
• Balanced Propagation Delays  
A
= Assembly Location  
WL, L = Wafer Lot  
YY, Y = Year  
WW, W = Work Week  
G or G = Pb−Free Package  
• Designed for 2.0 V to 5.5 V Operating Range  
• Low Noise: V  
= 1.2 V (Max)  
OLP  
• Pin and Function Compatible with Other Standard Logic Families  
• Latchup Performance Exceeds 300 mA  
PIN ASSIGNMENT  
OE1  
1
20  
V
CC  
• ESD Performance: HBM > 2000 V; Machine Model > 200 V  
• Chip Complexity: 124 FETs or 31 Equivalent Gates  
• These Devices are Pb−Free and are RoHS Compliant  
A1  
A2  
A3  
2
3
4
5
6
7
8
9
19 OE2  
18 Y1  
17 Y2  
16 Y3  
15 Y4  
14 Y5  
2
3
4
5
6
7
8
9
18  
17  
16  
15  
14  
13  
12  
11  
A4  
A5  
A6  
A7  
A8  
A1  
A2  
A3  
A4  
A5  
A6  
A7  
Y1  
Y2  
Y3  
Y4  
Y5  
Y6  
Y7  
Y8  
13 Y6  
12 Y7  
11 Y8  
GND 10  
DATA  
INPUTS  
INVERTING  
OUTPUTS  
FUNCTION TABLE  
Inputs  
Output Y  
OE1  
OE2  
A
L
L
H
L
L
X
L
H
X
X
H
L
Z
A8  
X
H
Z
1
OE1  
OUTPUT  
ENABLES  
19  
OE2  
ORDERING INFORMATION  
See detailed ordering and shipping information in the package  
dimensions section on page 5 of this data sheet.  
Figure 1. Logic Diagram  
©
Semiconductor Components Industries, LLC, 2011  
1
Publication Order Number:  
May, 2011 − Rev. 5  
MC74VHC540/D  
1234567

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