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MC100LVEL14DW

更新时间： 2024-01-10 04:12:07

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摩托罗拉 - MOTOROLA		逻辑集成电路光电二极管驱动时钟
页数	文件大小	规格书
4页	89K
描述
1:5 Clock Distribution Chip

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MC100LVEL14DW 技术参数

是否无铅：	含铅	生命周期：	Active
零件包装代码：	SOIC	包装说明：	LEAD FREE, SOIC-20
针数：	20	Reach Compliance Code：	unknown
风险等级：	5.72	其他特性：	NECL MODE: VCC = 0V WITH VEE = -3V TO -3.8V
系列：	100LVEL	输入调节：	DIFFERENTIAL MUX
JESD-30 代码：	R-PDSO-G20	JESD-609代码：	e3
长度：	12.8 mm	逻辑集成电路类型：	LOW SKEW CLOCK DRIVER
湿度敏感等级：	NOT SPECIFIED	功能数量：	1
反相输出次数：		端子数量：	20
实输出次数：	5	最高工作温度：	85 °C
最低工作温度：	-40 °C	封装主体材料：	PLASTIC/EPOXY
封装代码：	SOP	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE	峰值回流温度（摄氏度）：	260
传播延迟（tpd）：	0.83 ns	认证状态：	COMMERCIAL
Same Edge Skew-Max（tskwd）：	0.05 ns	座面最大高度：	2.65 mm
最大供电电压 (Vsup)：	3.8 V	最小供电电压 (Vsup)：	3 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	ECL	温度等级：	INDUSTRIAL
端子面层：	MATTE TIN	端子形式：	GULL WING
端子节距：	1.27 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	40	宽度：	7.5 mm
Base Number Matches：	1

MC100LVEL14DW 数据手册

SEMICONDUCTOR TECHNICAL DATA

The MC100LVEL/100EL14 is a low skew 1:5 clock distribution chip

designed explicitly for low skew clock distribution applications. The

device can be driven by either a differential or single-ended ECL or, if

positive power supplies are used, PECL input signal. The LVEL14 is

functionally and pin compatible with the EL14 but is designed to operate

in ECL or PECL mode for a voltage supply range of –3.0V to –3.8V ( or

3.0V to 3.8V). If a single-ended input is to be used the V

output should

be connected to the CLK input and bypassed to ground via a 0.01µF

capacitor. The V output is designed to act as the switching reference

for the input of the LVEL14 under single-ended input conditions, as a

result this pin can only source/sink up to 0.5mA of current.

The LVEL14 features a multiplexed clock input to allow for the

distribution of a lower speed scan or test clock along with the high speed

system clock. When LOW (or left open and pulled LOW by the input

pulldown resistor) the SEL pin will select the differential clock input.

DW SUFFIX

PLASTIC SOIC PACKAGE

CASE 751D-04

The common enable (EN) is synchronous so that the outputs will only

be enabled/disabled when they are already in the LOW state. This avoids

any chance of generating a runt clock pulse when the device is

enabled/disabled as can happen with an asynchronous control. The

internal flip flop is clocked on the falling edge of the input clock, therefore

all associated specification limits are referenced to the negative edge of

the clock input.

• 50ps Output-to-Output Skew

• Synchronous Enable/Disable

• Multiplexed Clock Input

PIN DESCRIPTION

FUNCTION

• 75kΩ Internal Input Pulldown Resistors

• >2000V ESD Protection

CLK

SCLK

Diff Clock Inputs

Scan Clock Input

Sync Enable

• V

Range of –3.0V to –5.5V

SEL

Clock Select Input

Reference Output

Diff Clock Outputs

LOGIC DIAGRAM AND PINOUT ASSIGNMENT

0–4

FUNCTION TABLE

NC SCLK CLK CLK

SEL

CLK

SCLK

SEL

* On next negative transition of

CLK or SCLK

7/95

REV 1

4–1

Motorola, Inc. 1996

12 3 4

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