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M2004-02-500.0000

更新时间： 2024-11-29 20:33:19

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艾迪悌 - IDT		ATM 异步传输模式电信电信集成电路
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10页	162K
描述
Support Circuit, 1-Func

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M2004-02-500.0000 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Active	包装说明：	QCCN,
Reach Compliance Code：	compliant	HTS代码：	8542.39.00.01
风险等级：	5.29	Is Samacsys：	N
应用程序：	SONET;SDH	JESD-30 代码：	S-XQCC-N36
JESD-609代码：	e0	长度：	9 mm
功能数量：	1	端子数量：	36
最高工作温度：	70 °C	最低工作温度：
封装主体材料：	UNSPECIFIED	封装代码：	QCCN
封装形状：	SQUARE	封装形式：	CHIP CARRIER
峰值回流温度（摄氏度）：	NOT SPECIFIED	认证状态：	Not Qualified
座面最大高度：	2.8 mm	标称供电电压：	3.3 V
表面贴装：	YES	电信集成电路类型：	ATM/SONET/SDH SUPPORT CIRCUIT
温度等级：	COMMERCIAL	端子面层：	TIN LEAD
端子形式：	NO LEAD	端子节距：	0.635 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	9 mm	Base Number Matches：	1

M2004-02-500.0000 数据手册

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P r o d u c t D a t a S h e e t

Integrated

Circuit

Systems, Inc.

M2004-02/-12

FREQUENCY TRANSLATION PLL

GENERAL DESCRIPTION

PIN ASSIGNMENT (9 x 9 mm SMT)

The M2004 variants -02 and -12 are VCSO (Voltage

Controlled SAW Oscillator) based

clock generator PLLs designed for

clock frequency translation and jitter

attenuation in a high-speed data

communications system. The clock

multiplication ratio and output

divider ratio are pin selectable.

VCC

DNC

nFOUT

FOUT

GND

M2004-02

M2004-12

External loop components allow the tailoring of PLL

loop response. The M2004-12 adds Hitless Switching

with Phase Build-out (HS/PBO) to ensure that reference

clock reselection does not disrupt the output clock.

( T o p V i e w )

VCC

GND

Also read about device variants -22, -32, -42, and

-52 in the M2004-x2 Preliminary Information sheet.

FEATURES

◆ Ideal for OC-48/192 data clock

◆ Integrated SAW (surface acoustic wave) delay line

Figure 1: Pin Assignment

Example Input / Output Frequency Combinations

◆ VCSO frequency from 300 to 700MHz

(Specify VCSO center frequency at time of order)

Input Clock VCSO ¹

Output

Application

◆ Low phase jitter of < 0.5ps rms, typical (12kHz to

20MHz or 50kHz to 80MHz)

(MHz)

Freq (MHz) Freq (MHz)

19.44

77.76

◆ Pin-selectable configuration

38.80

77.76

155.52

25.00

155.52

622.08

◆ The M2004-12 adds Hitless Switching with Phase

Build-out (HS/PBO) to ensure SONET/SDH MTIE and

TDEV compliance during reference clock reselection

OC-12 / 48 /192

Gigabit Ethernet

311.04

622.08

◆ Reference clock inputs support differential LVDS,

LVPECL, as well as single-ended LVCMOS, LVTTL

625.00

156.25

Table 1: Example Input / Output Frequency Combinations

◆ Industrial temperature available

◆ Single 3.3V power supply

Note 1: Specify VCSO center frequency at time of order

◆ Small 9 x 9 mm SMT (surface mount) package

SIMPLIFIED BLOCK DIAGRAM

Loop

Filter

M2004-02/-12

DIF_REF

nDIF_REF

VCSO

REF_CLK

REF_SEL

M Divider

FOUT

N Divider

nFOUT

M5:0

N1:0

Figure 2: Simplified Block Diagram

M2004-02/-12 Datasheet Rev 1.3

Revised 17Dec2004

M2004-02/-12 Frequency Translation PLL

Integrated Circuit Systems, Inc. ● Communications Modules ● www.icst.com ● tel (508) 852-5400

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