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K4S561632D-NL7C0

更新时间： 2024-02-14 15:03:00

品牌	Logo	应用领域
三星 - SAMSUNG		动态存储器光电二极管内存集成电路
页数	文件大小	规格书
9页	46K
描述
Synchronous DRAM, 16MX16, 5.4ns, CMOS, PDSO54, STSOP2-54

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K4S561632D-NL7C0 技术参数

生命周期：	Active	包装说明：	SOP,
Reach Compliance Code：	compliant	ECCN代码：	EAR99
风险等级：	5.69	访问模式：	FOUR BANK PAGE BURST
最长访问时间：	5.4 ns	其他特性：	AUTO/SELF REFRESH
JESD-30 代码：	R-PDSO-G54	内存密度：	268435456 bit
内存集成电路类型：	SYNCHRONOUS DRAM	内存宽度：	16
功能数量：	1	端口数量：	1
端子数量：	54	字数：	16777216 words
字数代码：	16000000	工作模式：	SYNCHRONOUS
最高工作温度：	70 °C	最低工作温度：
组织：	16MX16	封装主体材料：	PLASTIC/EPOXY
封装代码：	SOP	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE	自我刷新：	YES
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	3 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子形式：	GULL WING	端子位置：	DUAL
Base Number Matches：	1

K4S561632D-NL7C0 数据手册

K4S561632D

CMOS SDRAM

AC OPERATING TEST CONDITIONS (V DD = 3.3V ± 0.3V, TA = 0 to 70°C)

Parameter

AC input levels (Vih/Vil)

Value

2.4/0.4

1.4

Unit

Input timing measurement reference level

Input rise and fall time

tr/tf = 1/1

1.4

Output timing measurement reference level

Output load condition

See Fig. 2

3.3V

Vtt = 1.4V

1200W

50W

VOH (DC) = 2.4V, IOH = -2mA

VOL (DC) = 0.4V, IOL = 2mA

Output

Z0 = 50W

50pF

870W

(Fig. 1) DC output load circuit

(Fig. 2) AC output load circuit

Notes :

1. The DC/AC Test Output Load of K4S561632D-NC(L)60 is 30pF.

2. The VDD condition of K4S561632D-NC(L)60 is 3.135V~3.6V.

OPERATING AC PARAMETER

(AC operating conditions unless otherwise noted)

Version

Parameter

Symbol

Unit

Note

-60

-7C

-75

-1H

-1L

Row active to row active delay

RAS to CAS delay

tRRD(min)

tRCD(min)

tR P(min)

CLK

Row precharge time

tRAS(min)

tRAS(max

tRC(min)

tRDL(min)

tDAL(min)

Row active time

100

Row cycle time

2, 5

Last data in to row precharge

Last data in to Active delay

2 CLK + tRP

Last data in to new col. address delay

Last data in to burst stop

tCDL(min)

tBDL(min)

tCCD(min)

CLK

Col. address to col. address delay

CAS latency=3

CAS latency=2

Number of valid output

data

Notes :

1. The minimum number of clock cycles is determined by dividing the minimum time required with clock cycle time

and then rounding off to the next higher integer.

2. Minimum delay is required to complete write.

3. All parts allow every cycle column address change.

4. In case of row precharge interrupt, auto precharge and read burst stop.

5.In 100MHz and below 100MHz operating conditions, tRDL=1CLK and tDAL=1CLK + 20ns is also supported.

SAMSUNG recommends tRDL=2CLK and tDAL=2CLK + tRP.

Rev. 0.1 Aug. 2002

1...4 5 678 9

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K4S561632D-TC1L	SAMSUNG	Synchronous DRAM, 16MX16, 6ns, CMOS, PDSO54, 0.400 X 0.875 INCH, 0.80 MM PITCH, TSOP2-54	获取价格

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