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IQE006NE2LM5CGSC

更新时间: 2023-09-03 20:33:40
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英飞凌 - INFINEON PC
页数 文件大小 规格书
13页 1577K
描述
英飞凌推出了创新型 源极底置 技术系列扩展的新产品, PQFN 3.3x3.3 源极底置 DSC 封装OptiMOSTM 5 25 V:IQE006NE2LM5CGSC。革命性的源极底置技术引入了倒置式硅芯片,该芯片在组件内部上下颠倒。这种调整使得源极电位(而不是漏极电位)可以通过导热垫与 PCB 连接。因此,它具有几点优势,如热能力增强,先进的功率密度,或具有改善板上布局的可能性。

IQE006NE2LM5CGSC 数据手册

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OptiMOSTMꢀ5ꢀPower-Transistor,ꢀ25ꢀV  
IQE006NE2LM5CGSC  
3ꢀꢀꢀꢀꢀElectricalꢀcharacteristics  
atꢀTj=25ꢀ°C,ꢀunlessꢀotherwiseꢀspecified  
Tableꢀ4ꢀꢀꢀꢀꢀStaticꢀcharacteristics  
Values  
Typ.  
-
Parameter  
Symbol  
Unit Noteꢀ/ꢀTestꢀCondition  
Min.  
25  
Max.  
-
Drain-source breakdown voltage  
Gate threshold voltage  
V(BR)DSS  
VGS(th)  
V
V
VGS=0ꢀV,ꢀID=1ꢀmA  
1.2  
1.6  
2.0  
VDS=VGS,ꢀID=250ꢀµA  
-
-
0.1  
10  
1.0  
100  
VDS=20ꢀV,ꢀVGS=0ꢀV,ꢀTj=25ꢀ°C  
VDS=20ꢀV,ꢀVGS=0ꢀV,ꢀTj=125ꢀ°C  
Zero gate voltage drain current  
Gate-source leakage current  
Drain-source on-state resistance  
IDSS  
µA  
nA  
IGSS  
-
10  
100  
VGS=16ꢀV,ꢀVDS=0ꢀV  
-
-
0.49  
0.64  
0.58  
0.75  
VGS=10ꢀV,ꢀID=20ꢀA  
VGS=4.5ꢀV,ꢀID=20ꢀA  
RDS(on)  
mΩ  
Gate resistance1)  
Transconductance  
RG  
gfs  
-
-
0.8  
1.2  
-
-
260  
S
|VDS|2|ID|RDS(on)max,ꢀID=30ꢀA  
Tableꢀ5ꢀꢀꢀꢀꢀDynamicꢀcharacteristics  
Values  
Typ.  
Parameter  
Symbol  
Unit Noteꢀ/ꢀTestꢀCondition  
Min.  
Max.  
Input capacitance1)  
Output capacitance1)  
Reverse transfer capacitance1)  
Ciss  
Coss  
Crss  
-
-
-
4100 5453 pF  
1700 2261 pF  
VGS=0ꢀV,ꢀVDS=12ꢀV,ꢀf=1ꢀMHz  
VGS=0ꢀV,ꢀVDS=12ꢀV,ꢀf=1ꢀMHz  
VGS=0ꢀV,ꢀVDS=12ꢀV,ꢀf=1ꢀMHz  
130  
5.3  
195  
-
pF  
ns  
VDD=12ꢀV,ꢀVGS=10ꢀV,ꢀID=20ꢀA,  
RG,ext=1.6ꢀΩ  
Turn-on delay time  
Rise time  
td(on)  
tr  
td(off)  
tf  
-
-
-
-
VDD=12ꢀV,ꢀVGS=10ꢀV,ꢀID=20ꢀA,  
RG,ext=1.6ꢀΩ  
2.6  
-
-
-
ns  
ns  
ns  
VDD=12ꢀV,ꢀVGS=10ꢀV,ꢀID=20ꢀA,  
RG,ext=1.6ꢀΩ  
Turn-off delay time  
Fall time  
27.0  
5.3  
VDD=12ꢀV,ꢀVGS=10ꢀV,ꢀID=20ꢀA,  
RG,ext=1.6ꢀΩ  
Tableꢀ6ꢀꢀꢀꢀꢀGateꢀchargeꢀcharacteristics2)ꢀ  
Values  
Typ.  
9.2  
6.6  
5.6  
8.2  
29  
Parameter  
Symbol  
Unit Noteꢀ/ꢀTestꢀCondition  
Min.  
Max.  
12.2  
-
Gate to source charge  
Gate charge at threshold  
Gate to drain charge1)  
Switching charge  
Qgs  
-
-
-
-
-
-
-
-
-
nC  
nC  
nC  
nC  
nC  
V
VDD=12ꢀV,ꢀID=20ꢀA,ꢀVGS=0ꢀtoꢀ4.5ꢀV  
VDD=12ꢀV,ꢀID=20ꢀA,ꢀVGS=0ꢀtoꢀ4.5ꢀV  
VDD=12ꢀV,ꢀID=20ꢀA,ꢀVGS=0ꢀtoꢀ4.5ꢀV  
VDD=12ꢀV,ꢀID=20ꢀA,ꢀVGS=0ꢀtoꢀ4.5ꢀV  
VDD=12ꢀV,ꢀID=20ꢀA,ꢀVGS=0ꢀtoꢀ4.5ꢀV  
VDD=12ꢀV,ꢀID=20ꢀA,ꢀVGS=0ꢀtoꢀ4.5ꢀV  
VDD=12ꢀV,ꢀID=20ꢀA,ꢀVGS=0ꢀtoꢀ10ꢀV  
VDS=0.1ꢀV,ꢀVGS=0ꢀtoꢀ10ꢀV  
Qg(th)  
Qgd  
8.4  
-
Qsw  
Gate charge total1)  
Qg  
36  
-
Gate plateau voltage  
Gate charge total1)  
Vplateau  
Qg  
2.2  
62  
82  
-
nC  
nC  
nC  
Gate charge total, sync. FET  
Output charge1)  
Qg(sync)  
Qoss  
60  
41  
55  
VDS=12ꢀV,ꢀVGS=0ꢀV  
1) Defined by design. Not subject to production test.  
2) See Gate charge waveformsfor parameter definition  
Final Data Sheet  
4
Rev.ꢀ2.0,ꢀꢀ2022-04-28  

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