IDT74SSTVF16859PA

更新时间： 2024-11-11 03:03:27

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13-BIT TO 26-BIT REGISTERED BUFFER WITH SSTL I/O

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IDT74SSTVF16859PA 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	TSSOP	包装说明：	TSSOP, TSSOP64,.32,20
针数：	64	Reach Compliance Code：	not_compliant
HTS代码：	8542.39.00.01	风险等级：	5.33
系列：	SSTV	JESD-30 代码：	R-PDSO-G64
JESD-609代码：	e0	长度：	17 mm
逻辑集成电路类型：	D FLIP-FLOP	湿度敏感等级：	1
位数：	13	功能数量：	1
端子数量：	64	最高工作温度：	70 °C
最低工作温度：		输出极性：	TRUE
封装主体材料：	PLASTIC/EPOXY	封装代码：	TSSOP
封装等效代码：	TSSOP64,.32,20	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH	峰值回流温度（摄氏度）：	240
电源：	2.5 V	传播延迟（tpd）：	2.9 ns
认证状态：	Not Qualified	座面最大高度：	1.1 mm
子类别：	Other Logic ICs	最大供电电压 (Vsup)：	2.7 V
最小供电电压 (Vsup)：	2.3 V	标称供电电压 (Vsup)：	2.5 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	Tin/Lead (Sn85Pb15)
端子形式：	GULL WING	端子节距：	0.5 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	30
触发器类型：	POSITIVE EDGE	宽度：	6.1 mm
最小 fmax：	220 MHz	Base Number Matches：	1

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IDT74SSTVF16859

COMMERCIALTEMPERATURERANGE

13-BITTO26-BITREGISTEREDBUFFERWITHSSTLI/O

13-BIT TO 26-BIT REGISTERED IDT74SSTVF16859

BUFFER WITH SSTL I/O

FEATURES:

DESCRIPTION:

• 1:2 register buffer

The SSTVF16859 is a 13-bit to 26-bit registered buffer designed for

• Meets or exceeds JEDEC standard SSTVF16859

• 2.3V to 2.7V Operation for PC1600, PC2100, and PC2700

• 2.5V to 2.7V Operation for PC3200

2.3V-2.7VVDD forPC1600-PC2700and2.5V-2.7VVDD forPC3200, and

supports low standby operation. All data inputs and outputs are SSTL_2

level compatible with JEDEC standard for SSTL_2.

• SSTL_2 Class I style data inputs/outputs

• Differential CLK input

• RESET control compatible with LVCMOS levels

• Latch-up performance exceeds 100mA

• ESD >2000V per MIL-STD-883, Method 3015; >200V using

machine model (C = 200pF, R = 0)

• Available in 56 pin VFQFPN and 64 pin TSSOP packages

RESETisanLVCMOSinputsinceitmustoperatepredictablyduringthe

power-upphase.RESET,whichcanbeoperatedindependentofCLKand

CLK, must be held in the low state during power-up in order to ensure

predictable outputs (low state) before a stable clock has been applied.

RESET, when in the low state, will disable all input receivers, reset all

registers,andforcealloutputstoalowstate,beforeastableclockhasbeen

applied. Withinputsheldlowandastableclockapplied,outputswillremain

low during the Low-to-High transition of RESET.

APPLICATIONS:

• Along with CSPT857C, Zero Delay PLL Clock buffer, provides

complete solution for DDR1 DIMMs

FUNCTIONALBLOCKDIAGRAM

RESET

CLK

VREF

Q^1A

Q1B

TO 12 OTHER CHANNELS

TheIDTlogoisaregisteredtrademarkofIntegratedDeviceTechnology,Inc.

COMMERCIAL TEMPERATURE RANGE

AUGUST 2003

2003 Integrated Device Technology, Inc.

DSC-6194/13

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型号	品牌	获取价格	描述	数据表
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IDT74SSTVF16859PAG8	IDT	获取价格	D Flip-Flop, SSTV Series, 1-Func, Positive Edge Triggered, 13-Bit, True Output, CMOS, PDSO
IDT74SSTVM16859NL8	IDT	获取价格	D Flip-Flop, SSTV Series, 1-Func, Positive Edge Triggered, 13-Bit, True Output, PQCC56, TH
IDT74SSTVN16859	IDT	获取价格	13-BIT TO 26-BIT REGISTERED BUFFER WITH SSTL I/O
IDT74SSTVN16859C	IDT	获取价格	13-BIT TO 26-BIT REGISTERED BUFFER WITH SSTL I/O
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