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IDT72T3685L5BBG

更新时间： 2024-11-12 13:08:43

品牌	Logo	应用领域
艾迪悌 - IDT		存储内存集成电路先进先出芯片时钟
页数	文件大小	规格书
57页	550K
描述
FIFO, 16KX36, 3.6ns, Synchronous, CMOS, PBGA208, 17 X 17 MM, 1 MM PITCH, GREEN, PLASTIC, BGA-208

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IDT72T3685L5BBG 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	BGA
包装说明：	BGA, BGA208,16X16,40	针数：	208
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.32.00.71	风险等级：	5.32
最长访问时间：	3.6 ns	其他特性：	ASYNCHRONOUS OPERATION ALSO POSSIBLE
最大时钟频率 (fCLK)：	200 MHz	周期时间：	5 ns
JESD-30 代码：	S-PBGA-B208	JESD-609代码：	e1
长度：	17 mm	内存密度：	589824 bit
内存集成电路类型：	OTHER FIFO	内存宽度：	36
湿度敏感等级：	3	功能数量：	1
端子数量：	208	字数：	16384 words
字数代码：	16000	工作模式：	SYNCHRONOUS
最高工作温度：	70 °C	最低工作温度：
组织：	16KX36	可输出：	YES
封装主体材料：	PLASTIC/EPOXY	封装代码：	BGA
封装等效代码：	BGA208,16X16,40	封装形状：	SQUARE
封装形式：	GRID ARRAY	并行/串行：	PARALLEL
峰值回流温度（摄氏度）：	260	电源：	1.5/2.5,2.5 V
认证状态：	Not Qualified	座面最大高度：	1.97 mm
最大待机电流：	0.01 A	子类别：	FIFOs
最大压摆率：	0.07 mA	最大供电电压 (Vsup)：	2.625 V
最小供电电压 (Vsup)：	2.375 V	标称供电电压 (Vsup)：	2.5 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	TIN SILVER COPPER
端子形式：	BALL	端子节距：	1 mm
端子位置：	BOTTOM	处于峰值回流温度下的最长时间：	30
宽度：	17 mm	Base Number Matches：	1

IDT72T3685L5BBG 数据手册

2.5 VOLT HIGH-SPEED TeraSync^TMFIFO 36-BIT CONFIGURATIONS

1,024 x 36, 2,048 x 36, 4,096 x 36,

8,192 x 36, 16,384 x 36, 32,768 x 36,

65,536 x 36, 131,072 x 36 and 262,144 x 36

IDT72T3645, IDT72T3655, IDT72T3665,

IDT72T3675, IDT72T3685, IDT72T3695,

IDT72T36105, IDT72T36115, IDT72T36125

FEATURES:

Empty and Almost-Full flags

• Choose among the following memory organizations:

• Separate SCLK input for Serial programming of flag offsets

• User selectable input and output port bus-sizing

- x36 in to x36 out

- x36 in to x18 out

- x36 in to x9 out

IDT72T3645

IDT72T3655

IDT72T3665

IDT72T3675

IDT72T3685

IDT72T3695

IDT72T36105

IDT72T36115

IDT72T36125



1,024 x 36

2,048 x 36

4,096 x 36

8,192 x 36

16,384 x 36

32,768 x 36

65,536 x 36

131,072 x 36

262,144 x 36

- x18 in to x36 out

- x9 in to x36 out

• Big-Endian/Little-Endian user selectable byte representation

• Auto power down minimizes standby power consumption

• Master Reset clears entire FIFO

• Partial Reset clears data, but retains programmable settings

• Empty, Full and Half-Full flags signal FIFO status

• Up to 225 MHz Operation of Clocks

• User selectable HSTL/LVTTL Input and/or Output

• 2.5V LVTTL or 1.8V, 1.5V HSTL Port Selectable Input/Ouput voltage • Select IDT Standard timing (using EF and FF flags) or First Word

• 3.3V Input tolerant Fall Through timing (using OR and IR flags)

• Read Enable & Read Clock Echo outputs aid high speed operation • Output enable puts data outputs into high impedance state

• User selectable Asynchronous read and/or write port timing

• Mark & Retransmit, resets read pointer to user marked position

• Write Chip Select (WCS) input enables/disables Write operations

• Read Chip Select (RCS) synchronous to RCLK

• JTAG port, provided for Boundary Scan function

• Available in 208-pin (17mm x 17mm) or 240-pin (19mm x 19mm)

Plastic Ball Grid Array (PBGA)

• Easily expandable in depth and width

• Programmable Almost-Empty and Almost-Full flags, each flag can • Independent Read and Write Clocks (permit reading and writing

default to one of eight preselected offsets

simultaneously)

• Program programmable flags by either serial or parallel means

• Selectable synchronous/asynchronous timing modes for Almost-

• High-performance submicron CMOS technology

• Industrial temperature range (–40°C to +85°C) is available

FUNCTIONALBLOCKDIAGRAM

-Dn

(x36, x18 or x9)

LD SEN

SCLK

WEN

WCLK/WR

WCS

INPUT REGISTER

OFFSET REGISTER

FF/IR

PAF

EF/OR

PAE

FWFT/SI

PFM

FSEL0

FSEL1

WRITE CONTROL

LOGIC

ASYW

FLAG

LOGIC

RAM ARRAY

1,024 x 36, 2,048 x 36

4,096 x 36, 8,192 x 36

16,384 x 36, 32,768 x 36

65,536 x 36, 131,072 x36

262,144 x 36

WRITE POINTER

CONTROL

LOGIC

READ POINTER

BUS

CONFIGURATION

READ

CONTROL

LOGIC

MARK

ASYR

MRS

PRS

OUTPUT REGISTER

RESET

LOGIC

TCK

TRST

TMS

TDO

JTAG CONTROL

(BOUNDARY SCAN)

RCLK/RD

REN

RCS

TDI

Vref

WHSTL

RHSTL

SHSTL

HSTL I/0

CONTROL

EREN

5907 drw01

Q0 -Qn (x36, x18 or x9)

ERCLK

IDT and the IDT logo are registered trademarks of Integrated Device Technology, Inc. The TeraSync FIFO is a trademark of Integrated Device Technology, Inc.

COMMERCIAL AND INDUSTRIAL TEMPERATURE RANGES

SEPTEMBER 2003



DSC-5907/17

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型号	品牌	获取价格	描述	数据表
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IDT72T3685L6-7BBG	IDT	获取价格	FIFO, 16KX36, 3.8ns, Synchronous, CMOS, PBGA208, 17 X 17 MM, 1 MM PITCH, GREEN, PLASTIC, B
IDT72T3685L6BB	IDT	获取价格	2.5 VOLT HIGH-SPEED TeraSyncTM FIFO 36-BIT CONFIGURATIONS
IDT72T3685L6BBI	IDT	获取价格	2.5 VOLT HIGH-SPEED TeraSyncTM FIFO 36-BIT CONFIGURATIONS
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