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IDT71V67703S80BG

更新时间： 2024-11-08 23:05:07

品牌	Logo	应用领域
艾迪悌 - IDT		计数器静态存储器
页数	文件大小	规格书
23页	976K
描述
256K X 36, 512K X 18 3.3V Synchronous SRAMs 3.3V I/O, Burst Counter Flow-Through Outputs, Single Cycle Deselect

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IDT71V67703S80BG 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Active	零件包装代码：	BGA
包装说明：	BGA, BGA119,7X17,50	针数：	119
Reach Compliance Code：	not_compliant	ECCN代码：	3A991.B.2.A
HTS代码：	8542.32.00.41	风险等级：	5.16
最长访问时间：	8 ns	其他特性：	FLOW-THROUGH ARCHITECTURE
最大时钟频率 (fCLK)：	100 MHz	I/O 类型：	COMMON
JESD-30 代码：	R-PBGA-B119	JESD-609代码：	e0
长度：	22 mm	内存密度：	9437184 bit
内存集成电路类型：	CACHE SRAM	内存宽度：	36
湿度敏感等级：	3	功能数量：	1
端子数量：	119	字数：	262144 words
字数代码：	256000	工作模式：	SYNCHRONOUS
最高工作温度：	70 °C	最低工作温度：
组织：	256KX36	输出特性：	3-STATE
封装主体材料：	PLASTIC/EPOXY	封装代码：	BGA
封装等效代码：	BGA119,7X17,50	封装形状：	RECTANGULAR
封装形式：	GRID ARRAY	并行/串行：	PARALLEL
峰值回流温度（摄氏度）：	225	电源：	3.3 V
认证状态：	Not Qualified	座面最大高度：	2.36 mm
最大待机电流：	0.05 A	最小待机电流：	3.14 V
子类别：	SRAMs	最大压摆率：	0.21 mA
最大供电电压 (Vsup)：	3.465 V	最小供电电压 (Vsup)：	3.135 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子面层：	Tin/Lead (Sn63Pb37)	端子形式：	BALL
端子节距：	1.27 mm	端子位置：	BOTTOM
处于峰值回流温度下的最长时间：	20	宽度：	14 mm
Base Number Matches：	1

IDT71V67703S80BG 数据手册

256K X 36, 512K X 18

3.3VSynchronousSRAMs

IDT71V67703

IDT71V67903

3.3V I/O, Burst Counter

Flow-ThroughOutputs,SingleCycleDeselect

Features

data, address and control registers. There are no registers in the data

outputpath(flow-througharchitecture). InternallogicallowstheSRAMto

generateaself-timedwritebaseduponadecisionwhichcanbeleftuntil

theendofthewritecycle.

◆

256K x 36, 512K x 18 memory configurations

◆

Supports fast access times:

– 7.5ns up to 117MHz clock frequency

– 8.0ns up to 100MHz clock frequency

– 8.5ns up to 87MHz clock frequency

Theburstmodefeatureoffersthehighestlevelofperformancetothe

systemdesigner,astheIDT71V67703/7903canprovidefourcyclesof

dataforasingleaddresspresentedtotheSRAM. Aninternalburstaddress

counteracceptsthefirstcycleaddressfromtheprocessor,initiatingthe

accesssequence.Thefirstcycleofoutputdatawillflow-throughfromthe

arrayafteraclock-to-dataaccesstimedelayfromtherisingclockedgeof

the same cycle. If burst mode operation is selected (ADV=LOW), the

subsequentthreecyclesofoutputdatawillbeavailabletotheuseronthe

next three rising clock edges. The order of these three addresses are

definedbytheinternalburstcounterandtheLBO inputpin.

◆

LBO input selects interleaved or linear burst mode

◆

Self-timedwritecyclewithglobalwritecontrol(GW),bytewrite

enable (BWE), and byte writes (BWx)

◆

3.3V core power supply

◆

Power down controlled by ZZ input

3.3V I/O supply (VDDQ)

Packaged in a JEDEC Standard 100-pin thin plastic quad

◆

flatpack(TQFP),119ballgridarray(BGA)and165finepitchball

grid array (fBGA).

TheIDT71V67703/7903SRAMsutilizeIDT’slatesthigh-performance

CMOSprocessandarepackagedinaJEDECstandard14mmx20mm

100-pin thinplasticquadflatpack(TQFP)aswellasa119ballgridarray

(BGA) and a 165 fine pitch ball grid array (fBGA).

Description

The IDT71V67703/7903 are high-speed SRAMs organized as

256K x 36/512K x 18. The IDT71V67703/7903 SRAMs contain write,

PinDescriptionSummary

A⁰-A¹⁸

Address Inputs

Input

Synchronous

Asynchronous

Synchronous

Chip Enable

CS⁰, CS1

Chip Selects

Output Enable

Global Write Enable

Byte Write Enable

Individual Byte Write Selects

BWE

(1)

BW¹, BW², BW³, BW4

CLK

Clock

Input

I/O

N/A

Synchronous

Burst Address Advance

Address Status (Cache Controller)

Address Status (Processor)

Linear / Interleaved Burst Order

Sleep Mode

ADV

ADSC

ADSP

LBO

Asynchronous

Synchronous

N/A

I/O⁰-I/O³¹, I/O^P1-I/O^P4

V^DD, V^DDQ

Data Input / Output

Core Power, I/O Power

Ground

Supply

V^SS

N/A

5309 tbl 01

NOTE:

1. BW³and BW4 are not applicable for the IDT71V67903.

DECEMBER 2003

DSC-5309/05

12 3 4 5 6 7...23

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IDT71V67703S80BQGI	IDT	获取价格	Cache SRAM, 256KX36, 8ns, CMOS, PBGA165, 13 X 15 MM, GREEN, FBGA-165
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