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IDT71V3576133PF

更新时间： 2024-11-15 21:09:11
品牌 Logo 应用领域
艾迪悌 - IDT 静态存储器内存集成电路
页数 文件大小 规格书
17页 294K
描述
Cache SRAM, 128KX36, 4.2ns, CMOS, PQFP100, 14 X 20 MM, PLASTIC, TQFP-100

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IDT71V3576133PF 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Active零件包装代码：QFP
包装说明：LQFP,针数：100
Reach Compliance Code：compliantECCN代码：3A991.B.2.A
HTS代码：8542.32.00.41风险等级：5.88
最长访问时间：4.2 nsJESD-30 代码：R-PQFP-G100
JESD-609代码：e0长度：20 mm
内存密度：4718592 bit内存集成电路类型：CACHE SRAM
内存宽度：36湿度敏感等级：3
功能数量：1端子数量：100
字数：131072 words字数代码：128000
工作模式：SYNCHRONOUS最高工作温度：70 °C
最低工作温度：组织：128KX36
封装主体材料：PLASTIC/EPOXY封装代码：LQFP
封装形状：RECTANGULAR封装形式：FLATPACK, LOW PROFILE
并行/串行：PARALLEL峰值回流温度（摄氏度）：240
认证状态：Not Qualified座面最大高度：1.6 mm
最大供电电压 (Vsup)：3.465 V最小供电电压 (Vsup)：3.135 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：TIN LEAD端子形式：GULL WING
端子节距：0.65 mm端子位置：QUAD
处于峰值回流温度下的最长时间：20宽度：14 mm
Base Number Matches：1

IDT71V3576133PF 数据手册

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128K X 36, 256K X 18, 3.3V  
SYNCHRONOUS SRAMS WITH  
2.5V I/O OPTION, PIPELINED OUTPUTS,  
BURST COUNTER,  
PRELIMINARY  
IDT71V2576  
IDT71V2578  
IDT71V3576  
IDT71V3578  
SINGLE CYCLE DESELECT  
DESCRIPTION:  
FEATURES:  
The IDT71Vx576/578 are high-speed SRAMs organized as 128K x 36/  
256K x 18. The IDT71Vx576/578 SRAMs contain write, data, address and  
controlregisters. InternallogicallowstheSRAMtogenerateaself-timedwrite  
basedupona decisionwhichcanbe leftuntilthe endofthe write cycle.  
Theburstmodefeatureoffersthehighestlevelofperformancetothesystem  
designer,astheIDT71Vx576/578canprovidefourcyclesofdataforasingle  
addresspresentedtotheSRAM. Aninternalburstaddresscounteracceptsthe  
firstcycleaddressfromtheprocessor,initiatingtheaccesssequence.Thefirst  
cycleofoutputdatawillbepipelinedforonecyclebeforeitisavailableonthe  
next rising clock edge. If burst mode operation is selected (ADV=LOW),  
the subsequent three cycles of output data will be available to the user on  
the next three rising clock edges. The order of these three addresses are  
defined by the internal burst counter and the LBO input pin.  
• 128K x 36, 256K x 18 memory configurations  
• Supports high system speed:  
– 200MHz 3.1ns clock access time  
– 183MHz 3.3ns clock access time  
– 166MHz 3.5ns clock access time  
– 150MHz 3.8ns clock access time  
– 133MHz 4.2ns clock access time  
• LBO input selects interleaved or linear burst mode  
• Self-timed write cycle with global write control (GW), byte write  
enable (BWE), and byte writes (BWx)  
• 3.3V core power supply  
• Power down controlled by ZZ input  
• 2.5V or 3.3V I/O option  
TheIDT71Vx576/578SRAMsutilizeIDT’slatesthigh-performanceCMOS  
processandarepackagedinaJEDECstandard14mmx20mm100-leadthin  
plastic quad flatpack (TQFP) as well as a 119-lead ball grid array (BGA).  
• Packaged in a JEDEC Standard 100-lead plastic thin quad flatpack  
(TQFP) and 119-lead ball grid array (BGA)  
PIN DESCRIPTION SUMMARY  
A
0
-A17  
Address Inputs  
Input  
Input  
Input  
Input  
Input  
Input  
Input  
Input  
Input  
Input  
Input  
Input  
Input  
I/O  
Synchronous  
Synchronous  
Synchronous  
Asynchronous  
Synchronous  
Synchronous  
Synchronous  
N/A  
Chip Enable  
CE  
CS  
OE  
GW  
0, CS  
1
Chip Selects  
Output Enable  
Global Write Enable  
Byte Write Enable  
Individual Byte Write Selects  
Clock  
BWE  
BW , BW  
(1)  
1
2
, BW  
3
, BW  
4
CLK  
Burst Address Advance  
Address Status (Cache Controller)  
Address Status (Processor)  
Linear / Interleaved Burst Order  
Sleep Mode  
Synchronous  
Synchronous  
Synchronous  
DC  
ADV  
ADSC  
ADSP  
LBO  
ZZ  
Asynchronous  
Synchronous  
N/A  
I/O  
0
-I/O31, I/OP1-I/OP4  
DD, VDDQ  
SS  
Data Input / Output  
Core Power, I/O Power  
Ground  
V
Supply  
Supply  
V
N/A  
4876 tbl 01  
NOTE:  
1. BW3 and BW4 are not applicable for the IDT71Vx578.  
APRIL 1999  
1
1998 Integrated Device Technology, Inc.  
DSC-4876/2  
1234567...17

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型号 品牌 获取价格 描述 数据表
IDT71V3576150BG IDT

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