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IDT7140LA100FGB

更新时间： 2024-11-15 04:58:23

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艾迪悌 - IDT		存储内存集成电路静态存储器
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描述
HIGH SPEED 1K X 8 DUAL-PORT STATIC SRAM

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IDT7140LA100FGB 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	QFP
包装说明：	QFF, QFL48,.75SQ	针数：	48
Reach Compliance Code：	compliant	ECCN代码：	3A001.A.2.C
HTS代码：	8542.32.00.41	风险等级：	5.02
Is Samacsys：	N	最长访问时间：	100 ns
I/O 类型：	COMMON	JESD-30 代码：	S-CQFP-F48
JESD-609代码：	e3	内存密度：	8192 bit
内存集成电路类型：	DUAL-PORT SRAM	内存宽度：	8
功能数量：	1	端口数量：	2
端子数量：	48	字数：	1024 words
字数代码：	1000	工作模式：	ASYNCHRONOUS
最高工作温度：	125 °C	最低工作温度：	-55 °C
组织：	1KX8	输出特性：	3-STATE
封装主体材料：	CERAMIC, METAL-SEALED COFIRED	封装代码：	QFF
封装等效代码：	QFL48,.75SQ	封装形状：	SQUARE
封装形式：	FLATPACK	并行/串行：	PARALLEL
峰值回流温度（摄氏度）：	260	电源：	5 V
认证状态：	Not Qualified	筛选级别：	MIL-PRF-38535 Class Q
座面最大高度：	2.7432 mm	最大待机电流：	0.004 A
最小待机电流：	2 V	子类别：	SRAMs
最大压摆率：	0.14 mA	最大供电电压 (Vsup)：	5.5 V
最小供电电压 (Vsup)：	4.5 V	标称供电电压 (Vsup)：	5 V
表面贴装：	YES	技术：	CMOS
温度等级：	MILITARY	端子面层：	MATTE TIN
端子形式：	FLAT	端子节距：	1.27 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	30
Base Number Matches：	1

IDT7140LA100FGB 数据手册

IDT7130SA/LA

IDT7140SA/LA

HIGH SPEED

1K X 8 DUAL-PORT

STATIC SRAM

Features

◆

On-chip port arbitration logic (IDT7130 Only)

High-speed access

◆

BUSY output flag on IDT7130; BUSY input on IDT7140

INT flag for port-to-port communication

– Commercial: 20/25/35/55/100ns (max.)

– Industrial: 25/55/100ns (max.)

– Military: 25/35/55/100ns (max.)

Fully asynchronous operation from either port

Battery backup operation–2V data retention (LA only)

TTL-compatible, single 5V ±10% power supply

Military product compliant to MIL-PRF-38535 QML

Industrial temperature range (–40°C to +85°C) is available

for selected speeds

Available in 48-pin DIP, LCC and Ceramic Flatpack, 52-pin

PLCC, and 64-pin STQFP and TQFP

Green parts available, see ordering information

◆

Low-power operation

– IDT7130/IDT7140SA

— Active: 550mW (typ.)

— Standby: 5mW (typ.)

– IDT7130/IDT7140LA

— Active: 550mW (typ.)

— Standby: 1mW (typ.)

◆

MASTER IDT7130 easily expands data bus width to 16-or-

more-bits using SLAVE IDT7140

Functional Block Diagram

OER

OEL

R/W

I/O0L- I/O7L

I/O0R-I/O7R

(1,2)

I/O

Control

I/O

Control

(1,2)

BUSY

BUSYR

Address

Decoder

MEMORY

ARRAY

Address

Decoder

ARBITRATION

and

INTERRUPT

LOGIC

R/W

OEL

R/W

(2)

INT

INTL

2689 drw 01

NOTES:

1. IDT7130 (MASTER): BUSY is open drain output and requires pullup resistor.

IDT7140 (SLAVE): BUSY is input.

2. Open drain output: requires pullup resistor.

APRIL 2006

DSC-2689/13

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