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IDT70V7519S133BF

更新时间： 2024-10-28 23:01:07

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艾迪悌 - IDT		/
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22页	492K
描述
HIGH-SPEED 3.3V 256K x 36 SYNCHRONOUS BANK-SWITCHABLE DUAL-PORT STATIC RAM WITH 3.3V OR 2.5V INTERFACE

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IDT70V7519S133BF 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Active	零件包装代码：	BGA
包装说明：	TFBGA, BGA208,17X17,32	针数：	208
Reach Compliance Code：	not_compliant	ECCN代码：	3A991.B.2.A
HTS代码：	8542.32.00.41	风险等级：	5.16
最长访问时间：	15 ns	其他特性：	FLOW-THROUGH OR PIPELINED ARCHITECTURE
最大时钟频率 (fCLK)：	133 MHz	I/O 类型：	COMMON
JESD-30 代码：	S-PBGA-B208	JESD-609代码：	e0
长度：	15 mm	内存密度：	9437184 bit
内存集成电路类型：	DUAL-PORT SRAM	内存宽度：	36
湿度敏感等级：	3	功能数量：	1
端口数量：	2	端子数量：	208
字数：	262144 words	字数代码：	256000
工作模式：	SYNCHRONOUS	最高工作温度：	70 °C
最低工作温度：		组织：	256KX36
输出特性：	3-STATE	封装主体材料：	PLASTIC/EPOXY
封装代码：	TFBGA	封装等效代码：	BGA208,17X17,32
封装形状：	SQUARE	封装形式：	GRID ARRAY, THIN PROFILE, FINE PITCH
并行/串行：	PARALLEL	峰值回流温度（摄氏度）：	225
电源：	2.5/3.3,3.3 V	认证状态：	Not Qualified
座面最大高度：	1.2 mm	最大待机电流：	0.03 A
最小待机电流：	3.15 V	子类别：	SRAMs
最大压摆率：	0.645 mA	最大供电电压 (Vsup)：	3.45 V
最小供电电压 (Vsup)：	3.15 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	Tin/Lead (Sn63Pb37)
端子形式：	BALL	端子节距：	0.8 mm
端子位置：	BOTTOM	处于峰值回流温度下的最长时间：	20
宽度：	15 mm	Base Number Matches：	1

IDT70V7519S133BF 数据手册

HIGH-SPEED 3.3V 256K x 36

SYNCHRONOUS

BANK-SWITCHABLE

IDT70V7519S

DUAL-PORT STATIC RAM

WITH 3.3V OR 2.5V INTERFACE

Features:

– 1.5ns setup to clock and 0.5ns hold on all control, data, and

address inputs @ 200MHz

– Data input, address, byte enable and control registers

– Self-timedwriteallowsfastcycletime

Separate byte controls for multiplexed bus and bus

matching compatibility

LVTTL- compatible, 3.3V (±150mV) power supply

for core

LVTTL compatible, selectable 3.3V (±150mV) or 2.5V

(±100mV) power supply for I/Os and control signals on

each port

Industrial temperature range (-40°C to +85°C) is

available at 166MHz and 133MHz

Available in a 208-pin Plastic Quad Flatpack (PQFP),

208-pin fine pitch Ball Grid Array (fpBGA), and 256-pin Ball

GridArray(BGA)

◆

256K x 36 Synchronous Bank-Switchable Dual-ported

SRAM Architecture

– 64 independent 4K x 36 banks

– 9 megabits of memory on chip

Bank access controlled via bank address pins

◆

High-speed data access

– Commercial:3.4ns(200MHz)/3.6ns(166MHz)/4.2ns

(133MHz) (max.)

– Industrial: 3.6ns (166MHz)/4.2ns (133MHz) (max.)

Selectable Pipelined or Flow-Through output mode

Counter enable and repeat features

Dual chip enables allow for depth expansion without

◆

additional logic

Full synchronous operation on both ports

◆

– 5ns cycle time, 200MHzoperation(14Gbps bandwidth)

– Fast 3.4ns clock to data out

◆

Supports JTAG features compliant with IEEE 1149.1

FunctionalBlockDiagram

PL/FT^L

OPT^L

PL/FT^R

OPT^R

CLK^L

CLK^R

ADS^L

ADS^R

CNTEN^L

REPEAT^L

R/W^L

CNTEN^R

REPEAT^R

R/W^R

CE^0R

CE^1R

BE^3R

BE^2R

BE^1R

BE^0R

OE^R

MUX

CE^0L

CE^1L

BE^3L

BE^2L

BE^1L

BE^0L

OE^L

CONTROL

LOGIC

CONTROL

LOGIC

4Kx36

MEMORY

ARRAY

(BANK 0)

MUX

I/O

CONTROL

I/O

I/O^0L-35L

I/O^0R-35R

CONTROL

4Kx36

MEMORY

ARRAY

A^11R

(BANK 1)

A^11L

A^0L

ADDRESS

DECODE

A^0R

MUX

BA^5R

BA^4R

BA^5L

BA^4L

BA^3R

BA^2R

BA^1R

BA^0R

BANK

DECODE

BANK

DECODE

BA^1L

BA^0L

MUX

4Kx36

MEMORY

ARRAY

(BANK 63)

NOTE:

MUX

1. The Bank-Switchable dual-port uses a true SRAM

core instead of the traditional dual-port SRAM core.

As a result, it has unique operating characteristics.

Please refer to the functional description on page 19

for details.

5618 drw 01

TMS

TCK

TRST

TDI

TDO

JTAG

DECEMBER 2002

DSC 5618/5

12 3 4 5 6 7...22

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