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IDT70V639S12BF

更新时间： 2024-10-27 23:01:07
品牌 Logo 应用领域
艾迪悌 - IDT 存储内存集成电路静态存储器
页数 文件大小 规格书
23页 187K
描述
HIGH-SPEED 3.3V 128K x 18 ASYNCHRONOUS DUAL-PORT STATIC RAM

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IDT70V639S12BF 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Active零件包装代码：BGA
包装说明：TFBGA, BGA208,17X17,32针数：208
Reach Compliance Code：not_compliantECCN代码：3A991.B.2.A
HTS代码：8542.32.00.41风险等级：5.18
Is Samacsys：N最长访问时间：12 ns
I/O 类型：COMMONJESD-30 代码：S-PBGA-B208
JESD-609代码：e0长度：15 mm
内存密度：2359296 bit内存集成电路类型：DUAL-PORT SRAM
内存宽度：18湿度敏感等级：3
功能数量：1端口数量：2
端子数量：208字数：131072 words
字数代码：128000工作模式：ASYNCHRONOUS
最高工作温度：70 °C最低工作温度：
组织：128KX18输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：TFBGA
封装等效代码：BGA208,17X17,32封装形状：SQUARE
封装形式：GRID ARRAY, THIN PROFILE, FINE PITCH并行/串行：PARALLEL
峰值回流温度（摄氏度）：225电源：2.5/3.3,3.3 V
认证状态：Not Qualified座面最大高度：1.2 mm
最大待机电流：0.015 A最小待机电流：3.15 V
子类别：SRAMs最大压摆率：0.465 mA
最大供电电压 (Vsup)：3.45 V最小供电电压 (Vsup)：3.15 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：Tin/Lead (Sn63Pb37)端子形式：BALL
端子节距：0.8 mm端子位置：BOTTOM
处于峰值回流温度下的最长时间：20宽度：15 mm
Base Number Matches：1

IDT70V639S12BF 数据手册

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PRELIMINARY  
IDT70V639S  
HIGH-SPEED 3.3V 128K x 18  
ASYNCHRONOUS DUAL-PORT  
STATIC RAM  
Features  
◆
True Dual-Port memory cells which allow simultaneous  
access of the same memory location  
High-speed access  
◆
◆
Fully asynchronous operation from either port  
Separate byte controls for multiplexed bus and bus  
matching compatibility  
Supports JTAG features compliant to IEEE 1149.1  
– Due to limited pin count, JTAG is not supported on the  
128-pin TQFP package.  
◆
– Commercial:10/12/15ns (max.)  
– Industrial:12/15ns (max.)  
Dual chip enables allow for depth expansion without  
external logic  
IDT70V639 easily expands data bus width to 36 bits or  
more using the Master/Slave select when cascading more  
than one device  
M/S = VIH for BUSY output flag on Master,  
M/S = VIL for BUSY input on Slave  
Busy and Interrupt Flags  
◆
◆
◆
◆
◆
◆
◆
LVTTL-compatible, single 3.3V (±150mV) power supply for  
core  
LVTTL-compatible, selectable 3.3V (±150mV)/2.5V (±100mV)  
power supply for I/Os and control signals on each port  
Available in a 128-pin Thin Quad Flatpack, 208-ball fine  
pitch Ball Grid Array, and 256-ball Ball Grid Array  
Industrial temperature range (–40°C to +85°C) is available  
for selected speeds  
◆
◆
◆
◆
On-chip port arbitration logic  
Full on-chip hardware support of semaphore signaling  
between ports  
Functional Block Diagram  
UB  
L
L
R
UB  
LB  
LB  
R
W
L
R/  
R/  
WR  
B
B
E
1
L
B
E
1
B
E
0
E
0
L
CE0L  
CE0R  
R
R
CE1L  
CE1R  
OEL  
OER  
Dout0-8_L  
Dout9-17_L  
Dout0-8_R  
Dout9-17_R  
128K x 18  
MEMORY  
ARRAY  
Din_L  
I/O0L- I/O17L  
Din_R  
I/O0R - I/O17R  
16R  
0R  
A
16L  
0L  
Address  
Decoder  
Address  
Decoder  
A
ADDR_L  
ADDR_R  
A
A
OE  
L
OER  
ARBITRATION  
INTERRUPT  
SEMAPHORE  
LOGIC  
0R  
CE  
0L  
1L  
CE  
CE  
1R  
CE  
R/  
W
L
R/  
WR  
BUSY  
SEM  
INT  
R
BUSY  
SEM  
INT  
L
L
M/  
S
R
L
R
TMS  
TCK  
TDI  
JTAG  
TDO  
TRST  
5621 drw 01  
NOTES:  
1. BUSY is an input as a Slave (M/S=VIL) and an output when it is a Master (M/S=VIH).  
2. BUSY and INT are non-tri-state totem-pole outputs (push-pull).  
JUNE 2001  
1
DSC-5621/3  
©2001IntegratedDeviceTechnology,Inc.  
1234567...23

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型号 品牌 获取价格 描述 数据表
IDT70V639S12BF8 IDT

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 		Dual-Port SRAM, 128KX18, 12ns, CMOS, PBGA208, 15 X 15 MM, 1.40 MM HEIGHT, 0.80 MM PITCH, F
IDT70V639S12BFG IDT

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 		暂无描述
IDT70V639S12BFG8 IDT

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