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Datasheet > IDT70825L20PFI8
IDT70825L20PFI8 PDF预览

IDT70825L20PFI8

更新时间： 2024-11-14 14:42:43
品牌 Logo 应用领域
艾迪悌 - IDT 静态存储器内存集成电路
页数 文件大小 规格书
21页 194K
描述
Standard SRAM, 8KX16, 20ns, CMOS, PQFP80, TQFP-80

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IDT70825L20PFI8 技术参数

是否Rohs认证：不符合生命周期：Obsolete
零件包装代码：QFP包装说明：TQFP-80
针数：80Reach Compliance Code：not_compliant
ECCN代码：EAR99HTS代码：8542.32.00.41
风险等级：5.89Is Samacsys：N
最长访问时间：20 nsJESD-30 代码：S-PQFP-G80
JESD-609代码：e0长度：14 mm
内存密度：131072 bit内存集成电路类型：STANDARD SRAM
内存宽度：16湿度敏感等级：3
功能数量：1端子数量：80
字数：8192 words字数代码：8000
工作模式：ASYNCHRONOUS最高工作温度：85 °C
最低工作温度：-40 °C组织：8KX16
封装主体材料：PLASTIC/EPOXY封装代码：LQFP
封装形状：SQUARE封装形式：FLATPACK, LOW PROFILE
并行/串行：PARALLEL峰值回流温度（摄氏度）：240
认证状态：Not Qualified座面最大高度：1.6 mm
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：4.5 V
标称供电电压 (Vsup)：5 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子面层：Tin/Lead (Sn85Pb15)端子形式：GULL WING
端子节距：0.65 mm端子位置：QUAD
处于峰值回流温度下的最长时间：20宽度：14 mm
Base Number Matches：1

IDT70825L20PFI8 数据手册

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IDT70825S/L  
HIGH SPEED 128K (8K X 16 BIT)  
SEQUENTIAL ACCESS  
RANDOM ACCESS MEMORY (SARAM™)  
Features  
◆
◆
Compatible with Intel BMIC and 82430 PCI Set  
Width and Depth Expandable  
Sequential side  
High-speed access  
◆
– Commercial:20/25/35/45ns(max.)  
◆
◆
Low-power operation  
– Address based flags for buffer control  
– IDT70825S  
– Pointer logic supports up to two internal buffers  
Battery backup operation - 2V data retention  
TTL-compatible, single 5V (+10%) power supply  
Available in 80-pin TQFP and 84-pin PGA  
Active: 775mW (typ.)  
Standby: 5mW (typ.)  
– IDT70825L  
◆
◆
◆
Active: 775mW (typ.)  
Standby: 1mW (typ.)  
◆
Industrial temperature range (-40°C to +85°C) is available  
◆
for selected speeds  
8K x 16 Sequential Access Random Access Memory  
(SARAM )  
™
– Sequential Access from one port and standard Random  
Access from the other port  
– Separate upper-byte and lower-byte control of the  
Random Access Port  
Description  
The IDT70825 is a high-speed 8K x 16-Bit Sequential Access  
Random Access Memory (SARAM). The SARAM offers a single-chip  
solution to buffer data sequentially on one port, and be accessed  
randomly (asynchronously) through the other port. The device has a  
Dual-PortRAMbasedarchitecturewithastandardSRAMinterfaceforthe  
random(asynchronous)accessport,andaclockedinterfacewithcounter  
◆
High speed operation  
– 20ns tAA for random access port  
– 20ns tCD for sequential port  
– 25ns clock cycle time  
◆
Architecture based on Dual-Port RAM cells  
Functional Block Diagram  
13  
RST  
SCLK  
CNTEN  
SOE  
SSTRT  
A
0-12  
CE  
OE  
Random  
Access  
Port  
Sequential  
Access  
R/W  
LB LSB  
UB MSB  
CMD  
1
Port  
Controls  
SSTRT  
2
Controls  
,
SCE  
SR/W  
SLD  
8K X 16  
Memory  
Array  
16  
16  
16  
Data  
Addr  
R
Reg.  
13  
Data  
L
I/O0-15  
SI/O0-15  
13  
Addr  
L
R
13  
RST  
13  
Pointer/  
Counter  
13  
13  
Start Address for Buffer #1  
End Address for Buffer #1  
Start Address for Buffer #2  
End Address for Buffer #2  
Flow Control Buffer  
13  
EOB  
1
2
COMPARATOR  
EOB  
Flag Status  
3016 drw 01  
JANUARY 2009  
1
DSC-3016/10  
©2009IntegratedDeviceTechnology,Inc.  
6.07  
1234567...21

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