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IDT59910A-2SO8

更新时间： 2024-11-07 14:33:59

品牌	Logo	应用领域
艾迪悌 - IDT		驱动光电二极管逻辑集成电路
页数	文件大小	规格书
6页	54K
描述
PLL Based Clock Driver, 8 True Output(s), 0 Inverted Output(s), PDSO24, 0.300 INCH, SOIC-24

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IDT59910A-2SO8 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	SOIC	包装说明：	SOP,
针数：	24	Reach Compliance Code：	compliant
HTS代码：	8542.39.00.01	风险等级：	5.92
输入调节：	STANDARD	JESD-30 代码：	R-PDSO-G24
JESD-609代码：	e0	长度：	15.4 mm
逻辑集成电路类型：	PLL BASED CLOCK DRIVER	湿度敏感等级：	1
功能数量：	1	反相输出次数：
端子数量：	24	实输出次数：	8
最高工作温度：	70 °C	最低工作温度：
封装主体材料：	PLASTIC/EPOXY	封装代码：	SOP
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE
峰值回流温度（摄氏度）：	225	认证状态：	Not Qualified
Same Edge Skew-Max（tskwd）：	0.25 ns	座面最大高度：	2.65 mm
最大供电电压 (Vsup)：	5.25 V	最小供电电压 (Vsup)：	4.75 V
标称供电电压 (Vsup)：	5 V	表面贴装：	YES
温度等级：	COMMERCIAL	端子面层：	TIN LEAD
端子形式：	GULL WING	端子节距：	1.27 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	30
宽度：	7.5 mm	最小 fmax：	100 MHz
Base Number Matches：	1

IDT59910A-2SO8 数据手册

IDT59910A

COMMERCIALANDINDUSTRIALTEMPERATURERANGES

LOWSKEWPLLCLOCKDRIVERTURBOCLOCKJR.

LOW SKEW

IDT59910A

PLL CLOCK DRIVER

TURBOCLOCK™ JR.

FEATURES:

DESCRIPTION:

• Eight zero delay outputs

The IDT59910A is a high fanout phase lock loop clock driver in-

tended for high performance computing and data-communications appli-

cations. The IDT59910A has eight zero delay TTL outputs.

• Selectable positive or negative edge synchronization

• Synchronous output enable

• Output frequency: 15MHz to 100MHz

• TTL outputs

• 3 skew grades:

IDT59910A-2: tSKEW0<250ps

The IDT59910A maintains Cypress CY7B9910 compatibility while pro-

viding two additional features: Synchronous Output Enable (GND/sOE),

and Positive/Negative Edge Synchronization (VCCQ/PE). When the GND/

sOE pin is held low, all the outputs are synchronously enabled (CY7B9910

compatibility). However, if GND/sOE is held high, all the outputs except

Q2 and Q3 are synchronously disabled.

Furthermore, when the VCCQ/PE is held high, all the outputs are syn-

chronized with the positive edge of the REF clock input (CY7B9910

compatibility). When V^CCQ/PE is held low, all the outputs are synchro-

nized with the negative edge of REF.

The FB signal is compared with the input REF signal at the phase

detector in order to drive the VCO. Phase differences cause the VCO of

the PLL to adjust upwards or downwards accordingly.

An internal loop filter moderates the response of the VCO to the

phase detector. The loop filter transfer function has been chosen to

provide minimal jitter (or frequency variation) while still providing accu-

rate responses to input frequency changes.

IDT59910A-5: tSKEW0<500ps

IDT59910A-7: tSKEW0<750ps

• 3-level inputs for PLL range control

• PLL bypass for DC testing

• External feedback, internal loop filter

• 46mA IOL high drive outputs

• Low Jitter: <200ps peak-to-peak

• Outputs drive 50Ω terminated lines

• Pin-compatible with Cypress CY7B9910

• Available in SOIC package

FUNCTIONALBLOCKDIAGRAM

VCCQ/PE

GND/sOE

PLL

REF

TheIDTlogoisaregisteredtrademarkofIntegratedDeviceTechnology,Inc.

COMMERCIAL AND INDUSTRIAL TEMPERATURE RANGES

SEPTEMBER 2001

2001 Integrated Device Technology, Inc.

DSC 5845/1

12 3 4 5 6

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型号	品牌	获取价格	描述	数据表
IDT59910A-2SOC	IDT	获取价格	暂无描述
IDT59910A-2SOI	IDT	获取价格	LOW SKEW PLL CLOCK DRIVER TURBOCLOCK JR.
IDT59910A-5SO	IDT	获取价格	LOW SKEW PLL CLOCK DRIVER TURBOCLOCK JR.
IDT59910A-5SOC	IDT	获取价格	暂无描述
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