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ICS87949AYI-01LFT PDF预览

ICS87949AYI-01LFT

更新时间： 2024-09-30 19:51:15
品牌 Logo 应用领域
艾迪悌 - IDT 驱动逻辑集成电路
页数 文件大小 规格书
13页 274K
描述
Low Skew Clock Driver, 15 True Output(s), 0 Inverted Output(s), PQFP48, 7 X 7 MM, 1.40 MM HEIGHT, MS-026, LQFP-48

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ICS87949AYI-01LFT 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：QFP
包装说明：LFQFP,针数：48
Reach Compliance Code：compliantHTS代码：8542.39.00.01
风险等级：5.11输入调节：DIFFERENTIAL MUX
JESD-30 代码：S-PQFP-G48JESD-609代码：e3
长度：7 mm逻辑集成电路类型：LOW SKEW CLOCK DRIVER
湿度敏感等级：3功能数量：1
反相输出次数：端子数量：48
实输出次数：15最高工作温度：85 °C
最低工作温度：-40 °C输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：LFQFP
封装形状：SQUARE封装形式：FLATPACK, LOW PROFILE, FINE PITCH
峰值回流温度（摄氏度）：260传播延迟（tpd）：5 ns
认证状态：Not QualifiedSame Edge Skew-Max（tskwd）：0.3 ns
座面最大高度：1.6 mm最大供电电压 (Vsup)：3.465 V
最小供电电压 (Vsup)：3.135 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES温度等级：INDUSTRIAL
端子面层：MATTE TIN端子形式：GULL WING
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：30宽度：7 mm
Base Number Matches：1

ICS87949AYI-01LFT 数据手册

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ICS87949I-01  
Integrated  
Circuit  
Systems, Inc.  
LOW  
S
KEW  
÷1, ÷2  
LVCMOS / LVTTL CLOCK  
GENERATOR  
GENERAL DESCRIPTION  
FEATURES  
The ICS87949I-01 is a low skew, ÷1, ÷2 Clock • 15 single ended LVCMOS/LVTTL outputs,  
ICS  
Generator and a member of the HiPerClockS™  
family of High Performance Clock Solutions from  
ICS. The ICS87949I-01 has selectable single  
ended clock or LVPECL clock inputs.The single  
7Ω typical output impedance  
HiPerClockS™  
• Selectable LVCMOS/LVTTL or LVPECL clock inputs  
• CLK0 and CLK1 can accept the following input levels:  
LVCMOS and LVTTL  
ended clock input accepts LVCMOS or LVTTL input levels.  
The PCLK, nPCLK pair can accept LVPECL, CML, or SSTL  
input levels.The low impedance LVCMOS/LVTTL outputs are  
designed to drive 50Ω series or parallel terminated transmis-  
sion lines. The effective fanout can be increased from 15 to  
30 by utilizing the ability of the outputs to drive two series  
terminated lines.  
• PCLK, nPCLK supports the following input types:  
LVPECL, CML, SSTL  
• Maximum input frequency: 250MHz  
• Output skew: 250ps (maximum)  
• Part-to-part skew: 1ns (maximum)  
The divide select inputs, DIV_SELx, control the output fre-  
quency of each bank. The outputs can be utilized in the ÷1,  
÷2 or a combination of ÷1 and ÷2 modes. The master reset  
input, MR/nOE, resets the internal frequency dividers and also  
controls the active and high impedance states of all outputs.  
• Full 3.3V or mixed 3.3V core/2.5V output supply  
• -40°C to 85°C ambient operating temperature  
• Functionally compatible to the MPC949 in a smaller footprint  
requiring less board space  
The ICS87949I-01 is characterized at 3.3V core/3.3V output  
and 3.3V core/2.5V output. Guaranteed bank, output and part-  
to-part skew characteristics make the ICS87949I-01 ideal for  
those clock distribution applications demanding well defined  
performance and repeatability.  
BLOCK DIAGRAM  
PIN ASSIGNMENT  
CLK_SEL  
0
1
CLK0  
CLK1  
÷1  
÷2  
0
1
48 47 46 45 44 43 42 41 40 39 38 37  
1
36  
35  
34  
33  
32  
31  
30  
29  
28  
27  
26  
25  
MR/nOE  
CLK_SEL  
VDD  
nc  
R
PCLK  
nPCLK  
2
GND  
QC0  
VDDC  
QC1  
GND  
QC2  
VDDC  
QC3  
GND  
GND  
QD5  
3
0
1
4
CLK0  
QA0, QA1  
QB0:QB2  
QC0:QC3  
PCLK_SEL  
DIV_SELA  
5
CLK1  
6
PCLK  
ICS87949I-01  
7
nPCLK  
0
1
8
PCLK_SEL  
DIV_SELA  
DIV_SELB  
DIV_SELC  
DIV_SELD  
9
10  
11  
12  
DIV_SELB  
DIV_SELC  
0
1
13 14 15 16 17 18 19 20 21 22 23 24  
0
1
QD0:QD5  
48-Lead LQFP  
7mm x 7mm x 1.4mm package body  
DIV_SELD  
MR/nOE  
Y Package  
TopView  
87949AYI-01  
www.icst.com/products/hiperclocks.html  
REV. A OCTOBER 1, 2003  
1
1234567...13

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型号 品牌 获取价格 描述 数据表
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