Datasheet > IBMN325804CT3B-75H

IBMN325804CT3B-75H

更新时间： 2024-11-21 20:56:43

品牌	Logo	应用领域
国际商业机器公司 - IBM		时钟动态存储器光电二极管内存集成电路
页数	文件大小	规格书
66页	1699K
描述
Synchronous DRAM, 32MX8, 5.4ns, CMOS, PDSO54, 0.400 INCH, PLASTIC, TSOP2-54

阅读下载

中文翻译

获取价格

技术参数
数据手册

如果您发现信息不准确，欢迎纠错

IBMN325804CT3B-75H 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Obsolete	零件包装代码：	TSOP2
包装说明：	TSOP2, TSOP54,.46,32	针数：	54
Reach Compliance Code：	unknown	ECCN代码：	EAR99
HTS代码：	8542.32.00.24	风险等级：	5.69
访问模式：	FOUR BANK PAGE BURST	最长访问时间：	5.4 ns
其他特性：	AUTO/SELF REFRESH	最大时钟频率 (fCLK)：	133 MHz
I/O 类型：	COMMON	交错的突发长度：	1,2,4,8
JESD-30 代码：	R-PDSO-G54	JESD-609代码：	e0
长度：	22.22 mm	内存密度：	268435456 bit
内存集成电路类型：	SYNCHRONOUS DRAM	内存宽度：	8
功能数量：	1	端口数量：	1
端子数量：	54	字数：	33554432 words
字数代码：	32000000	工作模式：	SYNCHRONOUS
最高工作温度：	70 °C	最低工作温度：
组织：	32MX8	输出特性：	3-STATE
封装主体材料：	PLASTIC/EPOXY	封装代码：	TSOP2
封装等效代码：	TSOP54,.46,32	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, THIN PROFILE	峰值回流温度（摄氏度）：	NOT SPECIFIED
电源：	3.3 V	认证状态：	Not Qualified
刷新周期：	8192	座面最大高度：	1.2 mm
自我刷新：	YES	连续突发长度：	1,2,4,8
最大待机电流：	0.002 A	子类别：	DRAMs
最大压摆率：	0.175 mA	最大供电电压 (Vsup)：	3.6 V
最小供电电压 (Vsup)：	3 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	GULL WING	端子节距：	0.8 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	10.16 mm	Base Number Matches：	1

IBMN325804CT3B-75H 数据手册

浏览型号IBMN325804CT3B-75H的Datasheet PDF文件第2页

浏览型号IBMN325804CT3B-75H的Datasheet PDF文件第3页

浏览型号IBMN325804CT3B-75H的Datasheet PDF文件第4页

浏览型号IBMN325804CT3B-75H的Datasheet PDF文件第5页

浏览型号IBMN325804CT3B-75H的Datasheet PDF文件第6页

浏览型号IBMN325804CT3B-75H的Datasheet PDF文件第7页

IBMN325164CT3 IBMN325804CT3

IBMN325404CT3

Preliminary

Features

256Mb Synchronous DRAM - Die Revision B

• Programmable CAS Latency: 2, 3

• High Performance:

• Programmable Burst Length: 1, 2, 4, 8

-75H -75D -75A, -260, -360, -10,

CL=2 CL=3 CL=3 CL=2 CL=3 CL=3

Units

• Programmable Wrap: Sequential or Interleave

Clock

Frequency

133 133 133 100 100 100 MHz

• Multiple Burst Read with Single Write Option

• Automatic and Controlled Precharge Command

• Data Mask for Read/Write control (x4, x8)

• Dual Data Mask for byte control (x16)

• Auto Refresh (CBR) and Self Refresh

• Suspend Mode and Power Down Mode

• Standard Power operation

Clock Cycle

7.5

—

7.5

—

7.5

—

Clock Access

Time

Clock Access

5.4

Time

1. Terminated load. See AC Characteristics on page 37.

2. Unterminated load. See AC Characteristics on page 37.

3. t = t

= 2 CKs

RCD

• 8192 refresh cycles/64ms

• Random Column Address every CK (1-N Rule)

• Single 3.3V ± 0.3V Power Supply

• LVTTL compatible

• Single Pulsed RAS Interface

• Fully Synchronous to Positive Clock Edge

• Four Banks controlled by BA0/BA1

(Bank Select)

• Package: 54-pin 400 mil TSOP-Type II

Description

The IBM0325404CT3, IBM0325804CT3, and

IBM0325164CT3 are four-bank Synchronous

address data in the conventional RAS/CAS multi-

plexing style. Thirteen row addresses (A0-A12) and

two bank select addresses (BA0, BA1) are strobed

with RAS. Eleven column addresses (A0-A9, A11)

plus bank select addresses and A10 are strobed

with CAS. Column address A11 is dropped on the

x8 device, and column addresses A11 and A9 are

dropped on the x16 device.

DRAMs organized as 16Mbit x 4 I/O x 4 Bank, 8Mbit

x 8 I/O x 4 Bank, and 4Mbit x 16 I/O x 4 Bank,

respectively. These synchronous devices achieve

high-speed data transfer rates of up to 133MHz by

employing a pipeline chip architecture that synchro-

nizes the output data to a system clock. The chip is

fabricated with IBM’s advanced 256Mbit single tran-

sistor CMOS DRAM process technology.

Prior to any access operation, the CAS latency,

burst length, and burst sequence must be pro-

grammed into the device by address inputs A0-A12,

BA0, BA1 during a mode register set cycle. In addi-

tion, it is possible to program a multiple burst

sequence with single write cycle for write through

cache operation.

The device is designed to comply with all JEDEC

standards set for synchronous DRAM products,

both electrically and mechanically. All of the control,

address, and data input/output (I/O or DQ) circuits

are synchronized with the positive edge of an exter-

nally supplied clock.

Operating the four memory banks in an interleave

fashion allows random access operation to occur at

a higher rate than is possible with standard DRAMs.

A sequential and gapless data rate of up to 133MHz

is possible depending on burst length, CAS latency,

and speed grade of the device. Auto Refresh (CBR)

and Self Refresh operation are supported.

RAS, CAS, WE, and CS are pulsed signals which

are examined at the positive edge of each externally

applied clock (CK). Internal chip operating modes

are defined by combinations of these signals and a

command decoder initiates the necessary timings

for each operation. A fifteen bit address bus accepts

Use is further subject to the provisions at the end of this document.

06K0608.F39375A

10/00

Page 1 of 66

12 3 4 5 6 7...66

中文翻译

下载PDF

与IBMN325804CT3B-75H相关器件

型号	品牌	获取价格	描述	数据表
IBMN364164CT3C-260	ETC	获取价格	x16 SDRAM
IBMN364164CT3C-360	ETC	获取价格	x16 SDRAM
IBMN364164CT3C-68	ETC	获取价格	x16 SDRAM
IBMN364164CT3C-75A	ETC	获取价格	x16 SDRAM
IBMN364404CT3C-260	ETC	获取价格	x4 SDRAM
IBMN364404CT3C-360	ETC	获取价格	x4 SDRAM
IBMN364404CT3C-75A	ETC	获取价格	x4 SDRAM
IBMN364804CT3C-260	ETC	获取价格	x8 SDRAM
IBMN364804CT3C-360	ETC	获取价格	x8 SDRAM
IBMN364804CT3C-75A	ETC	获取价格	x8 SDRAM

与IBMN325804CT3B-75H相关文章

解析光耦仿真器：升级光耦合器技术的必要性
2024-11-18

27
英伟达新一代Blackwell GPU过热问题致交付延迟
2024-11-18

19
国产厂商思特威CMOS图像传感器芯片单月出货超1亿颗，技术创新引领行业发展
2024-11-14

49
台积电5nm和3nm产能利用率达100%，半导体行业景气度持续攀升
2024-11-14

47

产品中心

服务支持

精选活动

关于我们

帮助中心

IBMN325804CT3B-75H

IBMN325804CT3B-75H 技术参数

IBMN325804CT3B-75H 数据手册

与IBMN325804CT3B-75H相关器件

与IBMN325804CT3B-75H相关文章

您还可以找

产品中心

服务支持

精选活动

关于我们

帮助中心

IBMN325804CT3B-75H

IBMN325804CT3B-75H 技术参数

IBMN325804CT3B-75H 数据手册

与IBMN325804CT3B-75H相关器件

与IBMN325804CT3B-75H相关文章

您还可以找

您在本页遇到什么问题？