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HY57V643220CLT-47

更新时间： 2023-12-18 00:00:00

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海力士 - HYNIX		存储内存集成电路光电二极管 ISM频段动态存储器时钟
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4 Banks x 512K x 32Bit Synchronous DRAM

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HY57V643220CLT-47 技术参数

生命周期：	Obsolete	零件包装代码：	TSOP2
包装说明：	TSOP2, TSSOP86,.46,20	针数：	86
Reach Compliance Code：	unknown	ECCN代码：	EAR99
HTS代码：	8542.32.00.02	风险等级：	5.82
Is Samacsys：	N	访问模式：	FOUR BANK PAGE BURST
最长访问时间：	4.5 ns	其他特性：	AUTO/SELF REFRESH
最大时钟频率 (fCLK)：	212 MHz	I/O 类型：	COMMON
交错的突发长度：	1,2,4,8	JESD-30 代码：	R-PDSO-G86
JESD-609代码：	e6	长度：	22.22 mm
内存密度：	67108864 bit	内存集成电路类型：	SYNCHRONOUS DRAM
内存宽度：	32	功能数量：	1
端口数量：	1	端子数量：	86
字数：	2097152 words	字数代码：	2000000
工作模式：	SYNCHRONOUS	最高工作温度：	70 °C
最低工作温度：		组织：	2MX32
输出特性：	3-STATE	封装主体材料：	PLASTIC/EPOXY
封装代码：	TSOP2	封装等效代码：	TSSOP86,.46,20
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE, THIN PROFILE
电源：	3.3 V	认证状态：	Not Qualified
刷新周期：	4096	座面最大高度：	1.2 mm
自我刷新：	YES	连续突发长度：	1,2,4,8,FP
最大待机电流：	0.002 A	子类别：	DRAMs
最大压摆率：	0.29 mA	最大供电电压 (Vsup)：	3.6 V
最小供电电压 (Vsup)：	3 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	TIN BISMUTH
端子形式：	GULL WING	端子节距：	0.5 mm
端子位置：	DUAL	宽度：	10.16 mm
Base Number Matches：	1

HY57V643220CLT-47 数据手册

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HY57V643220C

4 Banks x 512K x 32Bit Synchronous DRAM

DESCRIPTION

The Hynix HY57V643220C is a 67,108,864-bit CMOS Synchronous DRAM, ideally suited for the memory applications

which require wide data I/O and high bandwidth. HY57V643220C is organized as 4banks of 524,288x32.

HY57V643220C is offering fully synchronous operation referenced to a positive edge of the clock. All inputs and out-

puts are synchronized with the rising edge of the clock input. The data paths are internally pipelined to achieve very

high bandwidth. All input and output voltage levels are compatible with LVTTL.

Programmable options include the length of pipeline (Read latency of 2 or 3), the number of consecutive read or write

cycles initiated by a single control command (Burst length of 1,2,4,8 or full page), and the burst count

sequence(sequential or interleave). A burst of read or write cycles in progress can be terminated by a burst terminate

command or can be interrupted and replaced by a new burst read or write command on any cycle. (This pipelined

design is not restricted by a `2N` rule.)

FEATURES

•

JEDEC standard 3.3V power supply

•

Auto refresh and self refresh

All device pins are compatible with LVTTL interface

4096 refresh cycles / 64ms

JEDEC standard 400mil 86pin TSOP-II with 0.5mm of

pin pitch

Programmable Burst Length and Burst Type

- 1, 2, 4, 8 or full page for Sequential Burst

- 1, 2, 4 or 8 for Interleave Burst

•

All inputs and outputs referenced to positive edge of

system clock

•

Data mask function by DQM0,1,2 and 3

Internal four banks operation

•

Programmable CAS Latency ; 2, 3 Clocks

Burst Read Single Write operation

ORDERING INFORMATION

Part No.

Clock Frequency

Power

Organization

Interface

Package

HY57V643220C(L)T-47

HY57V643220C(L)T-5

HY57V643220C(L)T-55

HY57V643220C(L)T-6

HY57V643220C(L)T-7

HY57V643220C(L)T-8

HY57V643220C(L)T-P

HY57V643220C(L)T-S

212MHz

200MHz

183MHz

166MHz

143MHz

125MHz

100MHz

Normal/

Low Power

4Banks x

512Kbits x32

400mil 86pin

TSOP II

LVTTL

This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any

responsibility for use of circuits described. No patent licenses are implied.

Rev. 0.8/Aug. 02

12 3 4 5 6 7...12

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型号	品牌	获取价格	描述	数据表
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HY57V643220CLT-55	HYNIX	获取价格	4 Banks x 512K x 32Bit Synchronous DRAM
HY57V643220CLT-55I	ETC	获取价格	SDRAM\|4X512KX32\|CMOS\|TSSOP\|86PIN\|PLASTIC
HY57V643220CLT-5I	ETC	获取价格	x32 SDRAM
HY57V643220CLT-6	HYNIX	获取价格	4 Banks x 512K x 32Bit Synchronous DRAM
HY57V643220CLT-6I	ETC	获取价格	SDRAM\|4X512KX32\|CMOS\|TSSOP\|86PIN\|PLASTIC
HY57V643220CLT-7	HYNIX	获取价格	4 Banks x 512K x 32Bit Synchronous DRAM
HY57V643220CLT-7I	ETC	获取价格	x32 SDRAM
HY57V643220CLT-8	HYNIX	获取价格	4 Banks x 512K x 32Bit Synchronous DRAM
HY57V643220CLT-I	ETC	获取价格	2Mx32\|3.3V\|4K\|5\|SDR SDRAM - 64M

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