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HD74LS75FPEL PDF预览

HD74LS75FPEL

更新时间： 2024-11-09 05:35:15
品牌 Logo 应用领域
瑞萨 - RENESAS 触发器锁存器逻辑集成电路光电二极管
页数 文件大小 规格书
6页 86K
描述
Quadruple Bistable Latches

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HD74LS75FPEL 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：SOIC
包装说明：SOP, SOP16,.3针数：16
Reach Compliance Code：compliantHTS代码：8542.39.00.01
风险等级：5.43Is Samacsys：N
系列：LSJESD-30 代码：R-PDSO-G16
长度：10.06 mm负载电容（CL）：15 pF
逻辑集成电路类型：D LATCH最大I（ol）：0.008 A
湿度敏感等级：1位数：2
功能数量：2端子数量：16
最高工作温度：75 °C最低工作温度：-20 °C
输出极性：COMPLEMENTARY封装主体材料：PLASTIC/EPOXY
封装代码：SOP封装等效代码：SOP16,.3
封装形状：RECTANGULAR封装形式：SMALL OUTLINE
包装方法：TAPE AND REEL峰值回流温度（摄氏度）：260
电源：5 V最大电源电流（ICC）：12 mA
Prop。Delay @ Nom-Sup：27 ns传播延迟（tpd）：30 ns
认证状态：Not Qualified座面最大高度：2.2 mm
子类别：FF/Latches最大供电电压 (Vsup)：5.25 V
最小供电电压 (Vsup)：4.75 V标称供电电压 (Vsup)：5 V
表面贴装：YES技术：TTL
温度等级：COMMERCIAL EXTENDED端子形式：GULL WING
端子节距：1.27 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED触发器类型：HIGH LEVEL
宽度：5.5 mmBase Number Matches：1

HD74LS75FPEL 数据手册

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HD74LS75  
Quadruple Bistable Latches  
REJ03D0416-0300  
Rev.3.00  
May 10, 2006  
The HD74LS75 is ideally suited for use as temporary storage for binary information between processing units and  
input / output or indicator units. Information present at a data (D) input is transferred to the Q output when the enable  
(G) is high and the Q output will follow the data input as long as the enable remains high. When the enable goes low,  
the information (that was present at the data input at the time the transition occurred) is retained at the Q output until the  
enable is permitted to go high. This device features complementary Q and Q outputs from a 4-bit latch.  
Features  
•
Ordering Information  
Package Code  
(Previous Code)  
Package  
Abbreviation  
Taping Abbreviation  
(Quantity)  
Part Name  
Package Type  
DILP-16 pin  
PRDP0016AE-B  
(DP-16FV)  
HD74LS75P  
HD74LS75FPEL  
P
—
PRSP0016DH-B  
(FP-16DAV)  
SOP-16 pin (JEITA)  
FP  
EL (2,000 pcs/reel)  
Note: Please consult the sales office for the above package availability.  
Pin Arrangement  
1
2
3
4
5
6
7
8
16  
15  
14  
13  
12  
11  
10  
9
1Q  
1Q  
Q
D
Q
1D  
2Q  
G
G
2D  
Enable 3-4  
VCC  
2Q  
D
Q
Q
Q
Enable 1-2  
GND  
3Q  
Q
D
G
G
3D  
4D  
3Q  
D
Q
Q
4Q  
4Q  
(Top view)  
Rev.3.00, May 10, 2006, page 1 of 5  
123456

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