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GM76C256CLFW-W70

更新时间： 2024-02-16 05:54:33

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海力士 - HYNIX		静态存储器光电二极管内存集成电路
页数	文件大小	规格书
11页	96K
描述
Standard SRAM, 32KX8, 150ns, CMOS, PDSO28

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GM76C256CLFW-W70 技术参数

生命周期：	Obsolete	包装说明：	SOP, SOP28,.5
Reach Compliance Code：	compliant	风险等级：	5.84
最长访问时间：	150 ns	I/O 类型：	COMMON
JESD-30 代码：	R-PDSO-G28	内存密度：	262144 bit
内存集成电路类型：	STANDARD SRAM	内存宽度：	8
端子数量：	28	字数：	32768 words
字数代码：	32000	工作模式：	ASYNCHRONOUS
最高工作温度：	70 °C	最低工作温度：
组织：	32KX8	输出特性：	3-STATE
封装主体材料：	PLASTIC/EPOXY	封装代码：	SOP
封装等效代码：	SOP28,.5	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE	并行/串行：	PARALLEL
电源：	3/5 V	认证状态：	Not Qualified
最小待机电流：	2 V	子类别：	SRAMs
最大压摆率：	0.07 mA	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子形式：	GULL WING	端子节距：	1.27 mm
端子位置：	DUAL	Base Number Matches：	1

GM76C256CLFW-W70 数据手册

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GM76C256CW Series

Notes(WRITE CYCLE):

1. A write occurs during the overlap of a low /CS and a low /WE. A write begins at the latest transition

among /CS going low and /WE going low: A write ends at the earliest transition among /CS going high

and /WE going high. tWP is measured from the beginning of write to the end of write.

2. tCW is measured from the later of /CS going low to the end of write .

3. tAS is measured from the address valid to the beginning of write.

4. tWR is measured from the end of write to the address change. tWR is applied in case a write ends as /CS,

or /WE going high.

5. If /OE and /WE are in the read mode during this period, and the I/O pins are in the output low-Z state,

input of opposite phase of the output must not be applied because bus contention can occur.

6. If /CS goes low simultaneously with /WE going low, or after /WE going low, the outputs remain in high

impedance state.

7. DOUT is the same phase of the latest written data in this write cycle.

8. DOUT is the read data of the new address.

DATA RETENTION CHARACTERISTIC

Ta=0°C to 70°C (Normal)

Symbol

VDR

Parameter

Vcc for Data Retention

Test Condition

CS>Vcc-0.2V,

VIN>Vcc-0.2V or VIN<Vss+0.2V

Min

2.0

Typ

Max

Unit

ICCDR

Data Retention Current

Vcc=3.0V,

0.5

/CS>Vcc-0.2V,

VIN>Vcc-0.2V or

VIN<Vss+0.2V

See Data Retention

tCDR

Chip Deselect to Data

Retention Time

Operating Recovery Time

Timing Diagram

tRC(2)

Notes

1. Typical values are under the condition of TA = 25°C.

2. tRC is read cycle time.

DATA RETENTION TIMING DIAGRAM

DATA RETENTION MODE

VCC

4.5V

tCDR

2.2V

VDR

CS>VCC-0.2V

VSS

Rev 02 / Apr. 2001

1...5 6 789 10 11

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