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EP20K200CQ208I-8

更新时间： 2024-09-18 15:42:39

品牌	Logo	应用领域
阿尔特拉 - ALTERA		LTE 栅输入元件可编程逻辑
页数	文件大小	规格书
90页	1475K
描述
Loadable PLD, CMOS, PQFP208, 30.40 X 30.40 MM, 0.50 MM PITCH, PLASTIC, QFP-208

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EP20K200CQ208I-8 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	QFP	包装说明：	FQFP, QFP208,1.2SQ,20
针数：	208	Reach Compliance Code：	compliant
HTS代码：	8542.39.00.01	风险等级：	5.63
Is Samacsys：	N	JESD-30 代码：	S-PQFP-G208
JESD-609代码：	e0	长度：	28 mm
湿度敏感等级：	3	专用输入次数：	4
I/O 线路数量：	136	输入次数：	128
逻辑单元数量：	8320	输出次数：	128
端子数量：	208	组织：	4 DEDICATED INPUTS, 136 I/O
输出函数：	MACROCELL	封装主体材料：	PLASTIC/EPOXY
封装代码：	FQFP	封装等效代码：	QFP208,1.2SQ,20
封装形状：	SQUARE	封装形式：	FLATPACK, FINE PITCH
电源：	1.8,1.8/3.3 V	可编程逻辑类型：	LOADABLE PLD
认证状态：	Not Qualified	座面最大高度：	4.1 mm
子类别：	Field Programmable Gate Arrays	最大供电电压：	1.89 V
最小供电电压：	1.71 V	标称供电电压：	1.8 V
表面贴装：	YES	技术：	CMOS
端子面层：	Tin/Lead (Sn/Pb)	端子形式：	GULL WING
端子节距：	0.5 mm	端子位置：	QUAD
宽度：	28 mm	Base Number Matches：	1

EP20K200CQ208I-8 数据手册

APEX 20KC

Programmable Logic

Device

April 2001, ver. 1.1

Data Sheet

ꢀ

Programmable logic device (PLD) manufactured using a 0.15-µm all-

Features...

layer copper-metal fabrication process

–

25 to 35% faster design performance than APEX^TM20KE devices

Pin-compatible with APEX 20KE devices

High-performance, low-power copper interconnect

MultiCore^TMarchitecture integrating look-up table (LUT) logic

and embedded memory

–

LUT logic used for register-intensive functions

Embedded system blocks (ESBs) used to implement memory

functions, including first-in first-out (FIFO) buffers, dual-port

RAM, and content-addressable memory (CAM)

Preliminary

Information

ꢀ

High-density architecture

–

100,000 to 1.5 million typical gates (see Table 1)

Up to 51,840 logic elements (LEs)

Up to 442,368 RAM bits that can be used without reducing

available logic

Table 1. APEX 20KC Device Features

Feature

Note (1)

EP20K100C EP20K200C EP20K400C EP20K600C EP20K1000C EP20K1500C

Maximum

263,000

526,000

1,052,000

1,537,000

1,772,000

2,392,000

system gates

Typical gates

LEs

100,000

4,160

200,000

8,320

400,000

16,640

104

600,000

24,320

152

1,000,000

38,400

160

1,500,000

51,840

216

ESBs

Maximum RAM

bits

53,248

106,496

212,992

311,296

327,680

442,368

PLLs (2)

Speed grades

-7, -8, -9

(3)

Maximum

macrocells

416

246

832

376

1,664

488

2,432

588

2,560

708

3,456

808

Maximum user

I/O pins

Notes:

(1) The embedded IEEE Std. 1149.1 Joint Test Action Group (JTAG) boundary-scan circuitry contributes up to

57,000 additional gates.

(2) PLL: phase-locked loop.

(3) The -7 speed grade provides the fastest performance.

Altera Corporation

A-DS-APEX20KC-01.1

12 3 4 5 6 7...90

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型号	品牌	获取价格	描述	数据表
EP20K200CQ240C7	INTEL	获取价格	Loadable PLD, 1.48ns, CMOS, PQFP240, 34.90 X 34.90 MM, 0.50 MM PITCH, PLASTIC, QFP-240
EP20K200CQ240C-7	INTEL	获取价格	Loadable PLD, 1.48ns, CMOS, PQFP240, 34.90 X 34.90 MM, 0.50 MM PITCH, PLASTIC, QFP-240
EP20K200CQ240C8	INTEL	获取价格	Loadable PLD, 1.78ns, CMOS, PQFP240, 34.90 X 34.90 MM, 0.50 MM PITCH, PLASTIC, QFP-240
EP20K200E	ALTERA	获取价格	Programmable Logic Device Family
EP20K200EBC356-1ES	ETC	获取价格	FPGA
EP20K200EBC356-2ES	ETC	获取价格	FPGA
EP20K200EBC356-3ES	ETC	获取价格	FPGA
EP20K200EBC356-3V	ALTERA	获取价格	Field Programmable Gate Array
EP20K200EBC484-1	ALTERA	获取价格	Loadable PLD, PBGA484
EP20K200EBC652-1ES	ETC	获取价格	FPGA

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