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Datasheet > 存储 > DRAM> EBE21UE8ACWA-8G-E
EBE21UE8ACWA-8G-E PDF预览

EBE21UE8ACWA-8G-E

更新时间： 2024-01-09 15:37:46
品牌 Logo 应用领域
尔必达 - ELPIDA 存储内存集成电路动态存储器双倍数据速率
页数 文件大小 规格书
29页 237K
描述
2GB Unbuffered DDR2 SDRAM DIMM

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EBE21UE8ACWA-8G-E 技术参数

是否Rohs认证： 符合生命周期：Obsolete
零件包装代码：DIMM包装说明：DIMM, DIMM240,40
针数：240Reach Compliance Code：unknown
ECCN代码：EAR99HTS代码：8542.32.00.36
风险等级：5.84Is Samacsys：N
访问模式：DUAL BANK PAGE BURST最长访问时间：0.4 ns
其他特性：AUTO/SELF REFRESHI/O 类型：COMMON
JESD-30 代码：R-XDMA-N240内存密度：17179869184 bit
内存集成电路类型：DDR DRAM MODULE内存宽度：64
功能数量：1端口数量：1
端子数量：240字数：268435456 words
字数代码：256000000工作模式：SYNCHRONOUS
最高工作温度：85 °C最低工作温度：
组织：256MX64输出特性：3-STATE
封装主体材料：UNSPECIFIED封装代码：DIMM
封装等效代码：DIMM240,40封装形状：RECTANGULAR
封装形式：MICROELECTRONIC ASSEMBLY峰值回流温度（摄氏度）：NOT SPECIFIED
电源：1.8 V认证状态：Not Qualified
刷新周期：8192自我刷新：YES
最大待机电流：0.16 A子类别：DRAMs
最大压摆率：3.04 mA最大供电电压 (Vsup)：1.9 V
最小供电电压 (Vsup)：1.7 V标称供电电压 (Vsup)：1.8 V
表面贴装：NO技术：CMOS
温度等级：OTHER端子形式：NO LEAD
端子节距：1 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIEDBase Number Matches：1

EBE21UE8ACWA-8G-E 数据手册

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EBE21UE8ACWA  
Clock Jitter [DDR2-800, 667]  
-8E, -8G  
800  
-6E  
Frequency (Mbps)  
Parameter  
667  
Symbol  
min.  
max.  
8000  
100  
min.  
3000  
−125  
max.  
8000  
125  
Unit  
ps  
Notes  
Average clock period  
Clock period jitter  
tCK (avg)  
tJIT (per)  
2500  
−100  
1
5
ps  
Clock period jitter during  
DLL locking period  
tJIT  
(per, lck)  
−80  
80  
−100  
100  
250  
200  
ps  
ps  
ps  
5
6
6
Cycle to cycle period jitter  
tJIT (cc)  
200  
160  
Cycle to cycle clock period jitter  
during DLL locking period  
tJIT (cc, lck)  
Cumulative error across 2 cycles  
Cumulative error across 3 cycles  
Cumulative error across 4 cycles  
Cumulative error across 5 cycles  
tERR (2per) −150  
tERR (3per) −175  
tERR (4per) −200  
tERR (5per) −200  
150  
175  
200  
200  
−175  
−225  
−250  
−250  
175  
225  
250  
250  
ps  
ps  
ps  
ps  
7
7
7
7
Cumulative error across  
n=6,7,8,9,10 cycles  
tERR  
(6-10per)  
−300  
300  
450  
−350  
−450  
350  
450  
ps  
ps  
7
7
Cumulative error across  
n=11, 12,…49,50 cycles  
tERR  
(11-50per)  
−450  
Average high pulse width  
Average low pulse width  
Duty cycle jitter  
tCH (avg)  
tCL (avg)  
tJIT (duty)  
0.48  
0.48  
−100  
0.52  
0.52  
100  
0.48  
0.48  
−125  
0.52  
0.52  
125  
tCK (avg)  
tCK (avg)  
ps  
2
3
4
Notes: 1. tCK (avg) is calculated as the average clock period across any consecutive 200cycle window.  
N  
tCK(avg) =  
tCKj  
N
∑
j =1  
N = 200  
2. tCH (avg) is defined as the average high pulse width, as calculated across any consecutive 200 high  
pulses.  
N  
tCH(avg) =  
tCHj (N ×tCK(avg))  
∑
j =1  
N = 200  
3. tCL (avg) is defined as the average low pulse width, as calculated across any consecutive 200 low pulses.  
N  
tCL(avg) =  
tCLj (N × tCK(avg))  
∑
j =1  
N = 200  
4. tJIT (duty) is defined as the cumulative set of tCH jitter and tCL jitter. tCH jitter is the largest deviation of  
any single tCH from tCH (avg). tCL jitter is the largest deviation of any single tCL from tCL (avg).  
tJIT (duty) is not subject to production test.  
tJIT (duty) = Min./Max. of {tJIT (CH), tJIT (CL)}, where:  
tJIT (CH) = {tCHj- tCH (avg) where j = 1 to 200}  
tJIT (CL) = {tCLj − tCL (avg) where j = 1 to 200}  
5. tJIT (per) is defined as the largest deviation of any single tCK from tCK (avg).  
tJIT (per) = Min./Max. of { tCKj − tCK (avg) where j = 1 to 200}  
tJIT (per) defines the single period jitter when the DLL is already locked. tJIT (per, lck) uses the same  
definition for single period jitter, during the DLL locking period only. tJIT (per) and tJIT (per, lck) are not  
subject to production test.  
Data Sheet E1213E10 (Ver. 1.0)  
23  
1...20212223242526...29

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