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EBE21UE8AESA-6E-E

更新时间： 2024-01-01 21:21:51

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尔必达 - ELPIDA		动态存储器双倍数据速率
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29页	254K
描述
2GB DDR2 SDRAM SO-DIMM

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EBE21UE8AESA-6E-E 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
零件包装代码：	SODIMM	包装说明：	DIMM, DIMM200,24
针数：	200	Reach Compliance Code：	unknown
ECCN代码：	EAR99	HTS代码：	8542.32.00.36
风险等级：	5.84	Is Samacsys：	N
访问模式：	DUAL BANK PAGE BURST	最长访问时间：	0.45 ns
其他特性：	AUTO/SELF REFRESH; SEATED HGT-NOM; WD-MAX	最大时钟频率 (fCLK)：	333 MHz
I/O 类型：	COMMON	JESD-30 代码：	R-XZMA-N200
长度：	67.6 mm	内存密度：	2147483648 bit
内存集成电路类型：	DDR DRAM MODULE	内存宽度：	8
功能数量：	1	端口数量：	1
端子数量：	200	字数：	268435456 words
字数代码：	256000000	工作模式：	SYNCHRONOUS
最高工作温度：	85 °C	最低工作温度：
组织：	256MX8	输出特性：	3-STATE
封装主体材料：	UNSPECIFIED	封装代码：	DIMM
封装等效代码：	DIMM200,24	封装形状：	RECTANGULAR
封装形式：	MICROELECTRONIC ASSEMBLY	峰值回流温度（摄氏度）：	NOT SPECIFIED
电源：	1.8 V	认证状态：	Not Qualified
刷新周期：	8192	座面最大高度：	30 mm
自我刷新：	YES	最大待机电流：	0.16 A
子类别：	DRAMs	最大压摆率：	2.84 mA
最大供电电压 (Vsup)：	1.9 V	最小供电电压 (Vsup)：	1.7 V
标称供电电压 (Vsup)：	1.8 V	表面贴装：	NO
技术：	CMOS	温度等级：	OTHER
端子形式：	NO LEAD	端子节距：	0.6 mm
端子位置：	ZIG-ZAG	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	3.8 mm	Base Number Matches：	1

EBE21UE8AESA-6E-E 数据手册

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DATA SHEET

2GB DDR2 SDRAM SO-DIMM

EBE21UE8AESA (256M words × 64 bits, 2 Ranks)

Specifications

Features

• Density: 2GB

• Double-data-rate architecture; two data transfers per

clock cycle

• Organization

• The high-speed data transfer is realized by the 4 bits

prefetch pipelined architecture

256M words × 64 bits, 2 ranks

• Mounting 16 pieces of 1G bits DDR2 SDRAM sealed

in FBGA

• Bi-directional differential data strobe (DQS and /DQS)

is transmitted/received with data for capturing data at

the receiver

• Package: 200-pin socket type small outline dual in

line memory module (SO-DIMM)

• DQS is edge-aligned with data for READs; center-

aligned with data for WRITEs

PCB height: 30.0mm

Lead pitch: 0.6mm

• Differential clock inputs (CK and /CK)

Lead-free (RoHS compliant)

(EBE21UE8AESA-xx-E)

• DLL aligns DQ and DQS transitions with CK

transitions

Lead-free (RoHS compliant) and Halogen-free

(EBE21UE8AESA-xx-F)

• Commands entered on each positive CK edge; data

and data mask referenced to both edges of DQS

• Power supply: VDD = 1.8V ± 0.1V

• Data rate: 800Mbps/667Mbps (max.)

• Data mask (DM) for write data

• Posted /CAS by programmable additive latency for

better command and data bus efficiency

• Eight internal banks for concurrent operation

(components)

• Off-Chip-Driver Impedance Adjustment and On-Die-

Termination for better signal quality

• Interface: SSTL_18

• Burst lengths (BL): 4, 8

• /CAS Latency (CL): 3, 4, 5, 6

• /DQS can be disabled for single-ended Data Strobe

operation

• Precharge: auto precharge option for each burst

access

• Refresh: auto-refresh, self-refresh

• Refresh cycles: 8192 cycles/64ms

Average refresh period

7.8µs at 0°C ≤ TC ≤ +85°C

3.9µs at +85°C < TC ≤ +95°C

• Operating case temperature range

TC = 0°C to +95°C

Document No. E1298E40 (Ver.4.0)

Date Published January 2009 (K) Japan

Printed in Japan

URL: http://www.elpida.com

Elpida Memory, Inc. 2008-2009

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