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DM54LS109AW

更新时间： 2024-09-15 23:47:19
品牌 Logo 应用领域
美国国家半导体 - NSC 触发器锁存器逻辑集成电路
页数 文件大小 规格书
6页 137K
描述
J-K-Type Flip-Flop

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DM54LS109AW 技术参数

是否Rohs认证：不符合生命周期：Obsolete
Reach Compliance Code：unknown风险等级：5.89
Is Samacsys：NJESD-30 代码：R-XDFP-F16
JESD-609代码：e0逻辑集成电路类型：J-K FLIP-FLOP
最大频率@ Nom-Sup：20000000 Hz最大I（ol）：0.004 A
功能数量：2端子数量：16
最高工作温度：125 °C最低工作温度：-55 °C
封装主体材料：CERAMIC封装代码：DFP
封装等效代码：FL16,.3封装形状：RECTANGULAR
封装形式：FLATPACK电源：5 V
最大电源电流（ICC）：8 mA认证状态：Not Qualified
子类别：FF/Latches标称供电电压 (Vsup)：5 V
表面贴装：YES技术：TTL
温度等级：MILITARY端子面层：Tin/Lead (Sn/Pb)
端子形式：FLAT端子节距：1.27 mm
端子位置：DUAL触发器类型：POSITIVE EDGE
Base Number Matches：1

DM54LS109AW 数据手册

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June 1989  
54LS109/DM54LS109A/DM74LS109A  
Dual Positive-Edge-Triggered J-K Flip-Flops  
with Preset, Clear, and Complementary Outputs  
General Description  
This device contains two independent positive-edge-trig-  
gered J-K flip-flops with complementary outputs. The J and  
K data is accepted by the flip-flop on the rising edge of the  
clock pulse. The triggering occurs at a voltage level and is  
not directly related to the transition time of the rising edge of  
the clock. The data on the J and K inputs may be changed  
while the clock is high or low as long as setup and hold  
times are not violated. A low logic level on the preset or  
clear inputs will set or reset the outputs regardless of the  
logic levels of the other inputs.  
Features  
Y
Alternate Military/Aerospace device (54LS109) is avail-  
able. Contact a National Semiconductor Sales Office/  
Distributor for specifications  
Connection Diagram  
Dual-In-Line Package  
TL/F/6368–1  
Order Number 54LS109DMQB, 54LS109FMQB, DM54LS109AJ,  
DM54LS109AW, DM74LS109AM or DM74LS109AN  
See NS Package Number J16A, M16A, N16E or W16A  
Function Table  
e
e
e
H
L
High Logic Level  
Inputs  
Outputs  
Low Logic Level  
PR  
CLR  
CLK  
J
K
Q
Q
X
Either Low or High Logic Level  
e
Rising Edge of Pulse  
This configuration is nonstable; that is, it will not persist when preset  
and/or clear inputs return to their inactive (high) state.  
u
*
L
H
L
H
H
H
H
H
H
L
L
H
H
H
H
H
X
X
X
u
u
u
u
L
X
X
X
L
H
L
X
X
X
L
H
L
H*  
L
L
H
H*  
H
e
e
established.  
Q
The output logic level of Q before the indicated input conditions were  
0
L
Toggle  
e
Toggle  
each active transition of the clock pulse.  
Each output changes to the complement of its previous level on  
H
H
X
Q
0
H
Q
0
L
H
X
Q
Q
0
0
C
1995 National Semiconductor Corporation  
TL/F/6368  
RRD-B30M105/Printed in U. S. A.  
123456

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型号 品牌 获取价格 描述 数据表
DM54LS109AW/883 ETC

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