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CYM1831PM-20C

更新时间： 2024-09-13 22:28:59
品牌 Logo 应用领域
赛普拉斯 - CYPRESS /
页数 文件大小 规格书
8页 237K
描述
64K x 32 Static RAM Module

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CYM1831PM-20C 数据手册

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31  
CYM1831  
64K x 32 Static RAM Module  
on an epoxy laminate board with pins. Four chip selects (CS1,  
CS2, CS3, and CS4) are used to independently enable the four  
bytes. Reading or writing can be executed on individual bytes  
or any combination of multiple bytes through proper use of  
selects.  
Features  
• High-density 2-Mbit SRAM module  
• 32-bit standard footprint supports densities from 16K  
x 32 through 1M x 32  
• High-speed CMOS SRAMs  
— Access time of 15 ns  
• Low active power  
— 5.3W (max.)  
Writing to each byte is accomplished when the appropriate  
Chip Selects (CSN) and Write Enable (WE) inputs are both  
LOW. Data on the input/output pins (I/OX) is written into the  
memory location specified on the address pins (A0 through  
A15).  
• SMD technology  
• TTL-compatible inputs and outputs  
• Low profile  
Reading the device is accomplished by taking the Chip Selects  
(CSN) LOW and Output Enable (OE) LOW while Write Enable  
(WE) remains HIGH. Under these conditions the contents of  
the memory location specified on the address pins will appear  
on the data input/output pins (I/OX).  
— Max. height of 0.50 in.  
• Small PCB footprint  
— 1.2 sq. in.  
The data input/output pins stay in the high-impedance state  
when Write Enable (WE) is LOW or the appropriate chip se-  
lects are HIGH.  
Functional Description  
Two pins (PD0 and PD1) are used to identify module memory  
density in applications where alternate versions of the  
JEDEC-standard modules can be interchanged.  
The CYM1831 is a high-performance 2-Mbit static RAM mod-  
ule organized as 64K words by 32 bits. This module is con-  
structed from eight 64K x 4 SRAMs in SOJ packages mounted  
Logic Block Diagram  
Pin Configuration  
ZIP/SIMM  
Top View  
PD - OPEN  
0
GND  
1
I/O  
8
1
3
PD  
PD - GND  
2
4
6
0
1
PD  
I/O  
I/O  
I/O  
I/O  
V
A –A  
0
1
2
3
0
15  
OE  
WE  
5
7
9
16  
I/O  
9
8
I/O  
I/O  
10  
11  
10  
12  
14  
16  
18  
20  
22  
24  
26  
28  
30  
32  
11  
13  
15  
17  
19  
21  
23  
25  
27  
29  
31  
CC  
A
0
A
A
7
1
64K x 4  
SRAM  
64K x 4  
I/O –I/O  
I/O – I/O  
7
A
8
0
3
4
A
2
SRAM  
4
4
4
4
4
4
4
4
A
9
I/O  
I/O  
I/O  
I/O  
12  
13  
14  
15  
I/O  
I/O  
I/O  
I/O  
4
5
6
7
CS  
1
GND  
64K x 4  
SRAM  
64K x 4  
SRAM  
I/O –I/O  
I/O – I/O  
WE  
8
11  
12  
15  
23  
31  
A
15  
A
14  
CS  
2
CS  
1
CS  
CS  
CS  
2
3
4
CS  
4
33  
35  
37  
39  
41  
43  
45  
47  
49  
51  
53  
55  
57  
59  
61  
63  
CS  
3
34  
36  
38  
40  
42  
44  
46  
48  
50  
52  
54  
56  
58  
60  
62  
64  
NC  
OE  
I/O  
NC  
64K x 4  
SRAM  
64K x 4  
SRAM  
I/O –I/O  
I/O – I/O  
16  
19  
20  
GND  
24  
I/O  
I/O  
I/O  
I/O  
A
A
A
16  
17  
I/O  
I/O  
I/O  
25  
26  
27  
18  
19  
10  
11  
12  
A
3
64K x 4  
SRAM  
64K x 4  
SRAM  
I/O – I/O  
I/O –I/O  
A
28  
24  
27  
4
5
A
V
CC  
A
13  
20  
21  
22  
23  
A
6
I/O  
I/O  
I/O  
I/O  
I/O  
I/O  
I/O  
I/O  
28  
29  
30  
31  
GND  
Cypress Semiconductor Corporation  
Document #: 38-05270 Rev. **  
•
3901 North First Street  
•
San Jose  
•
CA 95134  
•
408-943-2600  
Revised March 15, 2002  
12345678

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