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CY7C1332AV25-200BGXC

更新时间： 2024-11-28 05:09:35

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赛普拉斯 - CYPRESS		/
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18-Mbit (512K x 36/1Mbit x 18) Pipelined Register-Register Late Write

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CY7C1332AV25-200BGXC 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Obsolete	零件包装代码：	BGA
包装说明：	BGA, BGA119,7X17,50	针数：	119
Reach Compliance Code：	compliant	ECCN代码：	3A991.B.2.A
HTS代码：	8542.32.00.41	风险等级：	5.8
最长访问时间：	2.25 ns	其他特性：	PIPELINED ARCHITECTURE
I/O 类型：	COMMON	JESD-30 代码：	R-PBGA-B119
JESD-609代码：	e1	长度：	22 mm
内存密度：	18874368 bit	内存集成电路类型：	LATE-WRITE SRAM
内存宽度：	18	湿度敏感等级：	3
功能数量：	1	端子数量：	119
字数：	1048576 words	字数代码：	1000000
工作模式：	SYNCHRONOUS	最高工作温度：	70 °C
最低工作温度：		组织：	1MX18
输出特性：	3-STATE	封装主体材料：	PLASTIC/EPOXY
封装代码：	BGA	封装等效代码：	BGA119,7X17,50
封装形状：	RECTANGULAR	封装形式：	GRID ARRAY
并行/串行：	PARALLEL	峰值回流温度（摄氏度）：	260
电源：	1.5/1.8,2.5 V	认证状态：	Not Qualified
座面最大高度：	2.4 mm	最大待机电流：	0.26 A
最小待机电流：	2.37 V	子类别：	SRAMs
最大压摆率：	0.55 mA	最大供电电压 (Vsup)：	2.63 V
最小供电电压 (Vsup)：	2.37 V	标称供电电压 (Vsup)：	2.5 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	Tin/Silver/Copper (Sn/Ag/Cu)
端子形式：	BALL	端子节距：	1.27 mm
端子位置：	BOTTOM	处于峰值回流温度下的最长时间：	20
宽度：	14 mm	Base Number Matches：	1

CY7C1332AV25-200BGXC 数据手册

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CY7C1330AV25

CY7C1332AV25

PRELIMINARY

18-Mbit (512K x 36/1Mbit x 18)

Pipelined Register-Register Late Write

Functional Description

Features

• Fast clock speed: 250, 200 MHz

• Fast access time: 2.0, 2.25 ns

The CY7C1330AV25 and CY7C1332AV25 are high perfor-

mance, Synchronous Pipelined SRAMs designed with late

write operation. These SRAMs can achieve speeds up to 250

• Synchronous Pipelined Operation with Self-timed Late

Write

MHz. Each memory cell consists of six transistors.

Late write feature avoids an idle cycle required during the

turnaround of the bus from a read to a write.

• Internally synchronized registered outputs eliminate

the need to control OE

All synchronous inputs are gated by registers controlled by a

positive-edge-triggered Clock Input (K). The synchronous

inputs include all addresses (A), all data inputs (DQ_[a:d]), Chip

Enable (CE), Byte Write Selects (BWS_[a:d]), and read-write

control (WE). Read or Write Operations can be initiated with

the chip enable pin (CE). This signal allows the user to

select/deselect the device when desired.

• 2.5V core supply voltage

• 1.4–1.9V V_DDQsupply with V_REFof 0.68–0.95V

— Wide range HSTL I/O Levels

• Single Differential HSTL clock Input K and K

• Single WE (READ/WRITE) control pin

Power down feature is accomplished by pulling the

Synchronous signal ZZ HIGH.

• Individual byte write (BWS_[a:d]) control (may be tied

LOW)

Output Enable (OE) is an asynchronous input signal. OE can

be used to disable the outputs at any given time.

• Common I/O

• Asynchronous Output Enable Input

• Programmable Impedance Output Drivers

• JTAG boundary scan for BGA packaging version

Four pins are used to implement JTAG test capabilities. The

JTAG circuitry is used to serially shift data to and from the

device. JTAG inputs use LVTTL/LVCMOS levels to shift data

during this testing mode of operation.

• Available in a 119-ball BGA package (CY7C1330AV25

and CY7C1332AV25)

Configuration

CY7C1330AV25 – 512K x 36

CY7C1332AV25 – 1M x 18

Logic Block Diagram

Clock

Buffer

K,K

Data-In REG.

(2stage)

A_x

512Kx36

1Mx18

CONTROL

and WRITE

LOGIC

DQ_x

MEMORY

ARRAY

BWS_x

DQ_X

A_X

BWS_X

X = 18:0

512Kx36

1Mx18

X = a, b, c, d X = a, b, c, d

X = 19:0

X = a, b

Cypress Semiconductor Corporation

Document No: 001-07844 Rev. *A

•

198 Champion Court

•

San Jose, CA 95134-1709

•

408-943-2600

Revised September 20, 2006

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