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CY62128VLL-70ZRIT PDF预览

CY62128VLL-70ZRIT

更新时间： 2024-09-28 21:19:35
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 静态存储器光电二极管内存集成电路
页数 文件大小 规格书
13页 292K
描述
Standard SRAM, 128KX8, 70ns, CMOS, PDSO32, REVERSE, TSOP1-32

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CY62128VLL-70ZRIT 技术参数

生命周期：Obsolete零件包装代码：TSOP1
包装说明：TSOP1-R,针数：32
Reach Compliance Code：unknownECCN代码：EAR99
HTS代码：8542.32.00.41风险等级：5.64
最长访问时间：70 ns其他特性：AUTOMATIC POWER-DOWN
JESD-30 代码：R-PDSO-G32长度：18.4 mm
内存密度：1048576 bit内存集成电路类型：STANDARD SRAM
内存宽度：8功能数量：1
端子数量：32字数：131072 words
字数代码：128000工作模式：ASYNCHRONOUS
最高工作温度：85 °C最低工作温度：-40 °C
组织：128KX8封装主体材料：PLASTIC/EPOXY
封装代码：TSOP1-R封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE并行/串行：PARALLEL
认证状态：Not Qualified座面最大高度：1.2 mm
最大供电电压 (Vsup)：3.6 V最小供电电压 (Vsup)：2.7 V
标称供电电压 (Vsup)：3 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子形式：GULL WING端子节距：0.5 mm
端子位置：DUAL宽度：8 mm
Base Number Matches：1

CY62128VLL-70ZRIT 数据手册

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28V  
CY62128V  
128K x 8 Static RAM  
automatic power-down feature, reducing the power consump-  
tion by over 99% when deselected. The CY62128V is avail-  
able in the standard 450-mil-wide SOIC, 32-lead TSOP-I,  
32-lead Reverse TSOP-1, and STSOP packages.  
Features  
• High Speed  
— 55 ns and 70 ns availability  
• Low voltage range:  
Writing to the device is accomplished by taking Chip Enable  
one (CE1) and Write Enable (WE) inputs LOW and the Chip  
Enable two (CE2) input HIGH. Data on the eight I/O pins (I/O0  
through I/O7) is then written into the location specified on the  
address pins (A0 through A16).  
— 2.7V–3.6V  
• Low active power and standby power  
• Easy memory expansion with CE and OE features  
• TTL-compatible inputs and outputs  
• Automatic power-down when deselected  
• CMOS for optimum speed/power  
Reading from the device is accomplished by taking Chip En-  
able one (CE1) and Output Enable (OE) LOW while forcing  
Write Enable (WE) and Chip Enable two (CE2) HIGH. Under  
these conditions, the contents of the memory location speci-  
fied by the address pins will appear on the I/O pins.  
Functional Description  
The eight input/output pins (I/O0 through I/O7) are placed in a  
high-impedance state when the device is deselected (CE1  
HIGH or CE2 LOW), the outputs are disabled (OE HIGH), or  
during a write operation (CE1 LOW, CE2 HIGH, and WE LOW).  
The CY62128V is composed of high-performance CMOS stat-  
ic RAMs organized as 128K words by 8 bits. Easy memory  
expansion is provided by an active LOW Chip Enable (CE1),  
an active HIGH Chip Enable (CE2), an active LOW Output  
Enable (OE) and three-state drivers. These devices have an  
Logic Block Diagram  
Pin  
Configurations  
Top View  
SOIC  
V
NC  
32  
31  
30  
1
CC  
A
16  
A
14  
A
12  
A
15  
2
3
4
CE  
2
29  
28  
WE  
5
A
A
A
A
7
13  
8
27  
26  
A
6
6
A
5
7
9
I/O  
0
1
2
25  
24  
23  
22  
21  
A
A
3
INPUT BUFFER  
8
9
10  
11  
12  
13  
A
4
11  
OE  
I/O  
A
0
A
A
10  
2
A
1
A
1
CE  
I/O  
I/O  
1
7
6
I/O  
A
2
A
0
I/O  
I/O  
I/O  
A
3
0
1
2
20  
19  
A
4
I/O  
I/O  
I/O  
I/O  
I/O  
5
4
3
14  
15  
16  
512x256x8  
ARRAY  
3
4
5
A
5
I/O  
I/O  
18  
17  
A
6
GND  
A
7
A
8
POWER  
DOWN  
6
7
COLUMN  
DECODER  
CE  
1
CE  
2
I/O  
WE  
OE  
A4  
A11  
A9  
A8  
A11  
A9  
A8  
A13  
WE  
CE2  
A15  
VCC  
NC  
A16  
A14  
A12  
A7  
A6  
A5  
A4  
1
2
A3  
A2  
A1  
A0  
I/O0  
I/O1  
I/O2  
GND  
I/O3  
I/O4  
I/O5  
I/O6  
I/O7  
CE1  
A10  
24  
23  
OE  
A10  
32  
31  
OE  
A10  
16  
15  
14  
13  
12  
11  
10  
9
8
7
6
5
4
3
17  
25  
26  
2268  
A5  
A6  
A7  
A12  
A14  
A16  
NC  
VCC  
A15  
CE2  
WE  
A13  
A8  
A9  
A11  
18  
19  
20  
21  
22  
23  
24  
25  
26  
27  
28  
29  
30  
3
4
5
6
7
8
22  
21  
20  
19  
18  
17  
16  
15  
14  
13  
12  
30  
29  
28  
27  
26  
25  
24  
23  
22  
21  
20  
19  
18  
17  
CE1  
I/O7  
I/O6  
I/O5  
I/O4  
I/O3  
GND  
I/O2  
I/O1  
I/O0  
A0  
A1  
A2  
A3  
CE1  
I/O7  
I/O6  
I/O5  
I/O4  
I/O3  
GND  
I/O2  
I/O1  
I/O0  
A0  
7
A13  
29  
30  
31  
32  
1
2
3
4
5
6
7
8
WE  
CE2  
A15  
VCC  
NC  
A16  
A14  
A12  
A7  
A6  
A5  
A4  
Reverse TSOP I  
Top View  
(not to scale)  
STSOP  
TSOP I  
Top View  
Top View  
(not to scale)  
(not to scale)  
9
10  
11  
12  
13  
14  
15  
16  
11  
10  
9
A1  
A2  
A3  
31  
32  
2
1
OE  
Cypress Semiconductor Corporation  
•
3901 North First Street  
•
San Jose  
•
CA 95134  
•
408-943-2600  
Document #: 38-05061 Rev. *A  
Revised February 18, 2002  
1234567...13

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与CY62128VLL-70ZRIT相关器件

型号 品牌 获取价格 描述 数据表
CY62128VXL-70ZC CYPRESS

获取价格

 		128K x 8 Static RAM
CY6212BLL-70SC ETC

获取价格

 		IC-SM 1MB CMOS SRAM
CY62136BV18LL-70BAI ETC

获取价格

 		x16 SRAM
CY62136CV CYPRESS

获取价格

 		2-Mbit (128K x 16) Static RAM
CY62136CV18 CYPRESS

获取价格

 		128K x 16 Static RAM
CY62136CV18LL-55BAI CYPRESS

获取价格

 		128K x 16 Static RAM
CY62136CV18LL-55BVI CYPRESS

获取价格

 		128K x 16 Static RAM
CY62136CV18LL-70BAI CYPRESS

获取价格

 		128K x 16 Static RAM
CY62136CV18LL-70BAIT CYPRESS

获取价格

 		Standard SRAM, 128KX16, 70ns, CMOS, PBGA48, 7 X 7 MM, 1.20 MM HEIGHT, FBGA-48
CY62136CV18LL-70BVI CYPRESS

获取价格

 		128K x 16 Static RAM

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