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CY2SSTV850ZC PDF预览

CY2SSTV850ZC

更新时间： 2024-11-24 04:13:23
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 驱动器时钟
页数 文件大小 规格书
11页 115K
描述
Differential Clock Buffer/Driver

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CY2SSTV850ZC 技术参数

是否Rohs认证： 不符合生命周期：Transferred
零件包装代码：TSSOP包装说明：TSSOP, TSSOP48,.3,20
针数：48Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：4.17
系列：SSTV输入调节：DIFFERENTIAL
JESD-30 代码：R-PDSO-G48JESD-609代码：e0
长度：12.4965 mm逻辑集成电路类型：PLL BASED CLOCK DRIVER
功能数量：1反相输出次数：
端子数量：48实输出次数：10
最高工作温度：70 °C最低工作温度：
输出特性：3-STATE封装主体材料：PLASTIC/EPOXY
封装代码：TSSOP封装等效代码：TSSOP48,.3,20
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）：240电源：2.5,3.3 V
Prop。Delay @ Nom-Sup：6 ns传播延迟（tpd）：6 ns
认证状态：Not QualifiedSame Edge Skew-Max（tskwd）：0.1 ns
座面最大高度：1.1 mm子类别：Clock Drivers
最大供电电压 (Vsup)：2.625 V最小供电电压 (Vsup)：2.375 V
标称供电电压 (Vsup)：2.5 V表面贴装：YES
温度等级：COMMERCIAL端子面层：TIN LEAD
端子形式：GULL WING端子节距：0.5 mm
端子位置：DUAL处于峰值回流温度下的最长时间：30
宽度：6.096 mm最小 fmax：170 MHz
Base Number Matches：1

CY2SSTV850ZC 数据手册

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STV850  
CY2SSTV850  
Differential Clock Buffer/Driver  
Features  
Description  
• Phase-locked loop clock distribution for Double Data  
Rate Synchronous DRAM applications  
This PLL clock buffer is designed for 2.5 VDD and 2.5 AVDD  
operation and differential data input and output levels.  
• 1:10 differential outputs  
• External Feedback pins (FBINT, FBINC) are used to syn-  
chronize the outputs to the clock input  
• SSCG: Spread Aware™ for EMI reduction  
• 48-pin SSOP and TSSOP packages  
This device is a zero-delay buffer that distributes a differential  
clock input pair (CLKINT, CLKINC) to ten differential pair of  
clock outputs (YT[0:9], YC[0:9]) and one differential pair feed-  
back clock output (FBOUTT, FBOUTC). The clock outputs are  
individually controlled by the serial inputs SCLK and SDATA.  
• Conforms to JEDEC JC40 and JC42.5 DDR  
specifications  
The two-line serial bus can set each output clock pair (YT[0:9],  
YC[0:9]) to the Hi-Z state. When AVDD is grounded, the PLL  
is turned off and bypassed for test purposes.  
The PLL in this device uses the input clocks (CLKINT,CLKINC)  
and the feedback clocks (FBINT,FBINC) to provide high-per-  
formance, low-skew, low-jitter output differential clocks.  
Block Diagram  
Pin Configuration  
10  
1
48  
47  
46  
45  
44  
43  
42  
41  
40  
39  
38  
37  
36  
35  
34  
33  
32  
31  
30  
29  
28  
27  
26  
25  
VSS  
VSS  
YC0  
YT0  
YC0  
2
YC5  
YT1  
YC1  
3
YT5  
YT0  
4
VDDQ  
YT6  
VDDQ  
YT1  
5
YT2  
YC2  
6
YC6  
YC1  
7
VSS  
VSS  
YT3  
YC3  
8
VSS  
VSS  
SCLK  
Serial  
Interface  
Logic  
9
YC7  
YC2  
YT4  
YC4  
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
23  
24  
YT7  
SDATA  
YT2  
VDDQ  
SDATA  
FBINT  
FBINC  
VDDQ  
VDD  
YT5  
YC5  
SCLK  
CLKINT  
CLKINC  
VDDI  
AVDD  
AVSS  
VSS  
YT6  
YC6  
CLKINT  
CLKINC  
YT7  
YC7  
FBOUTC  
FBOUTT  
PLL  
YT8  
YC8  
VSS  
YC8  
YT8  
FBINT  
FBINC  
YC3  
YT3  
YT9  
YC9  
VDDQ  
YT9  
VDDQ  
YT4  
AVDD  
YC9  
VSS  
YC4  
FBOUTT  
FBOUTC  
VSS  
Cypress Semiconductor Corporation  
Document #: 38-07457 Rev. *A  
•
3901 North First Street  
•
San Jose  
•
CA 95134  
•
408-943-2600  
Revised December 18, 2001  
1234567...11

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CY2SSTV850ZC 替代型号

型号 品牌 替代类型 描述 数据表
CDCV850IDGG TI

功能相似

 2.5-V phase-lock loop differential clock driver with 2-line serial interface 48-TSSOP -40

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型号 品牌 获取价格 描述 数据表
CY2SSTV850ZCT CYPRESS

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