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Datasheet > 逻辑 > 触发器/锁存器> CY2SSTV16859ZCT
CY2SSTV16859ZCT PDF预览

CY2SSTV16859ZCT

更新时间： 2024-11-23 23:13:47
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 触发器逻辑集成电路电视光电二极管PC
页数 文件大小 规格书
8页 229K
描述
13-Bit to 26-Bit Registered Buffer PC2700-/PC3200-Compliant

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CY2SSTV16859ZCT 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Transferred零件包装代码：TSSOP
包装说明：TSSOP,针数：64
Reach Compliance Code：compliantHTS代码：8542.39.00.01
风险等级：5.09系列：SSTV
JESD-30 代码：R-PDSO-G64JESD-609代码：e0
长度：17 mm逻辑集成电路类型：D FLIP-FLOP
湿度敏感等级：1位数：13
功能数量：1端子数量：64
最高工作温度：70 °C最低工作温度：
输出极性：TRUE封装主体材料：PLASTIC/EPOXY
封装代码：TSSOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH峰值回流温度（摄氏度）：220
传播延迟（tpd）：2.8 ns认证状态：Not Qualified
座面最大高度：1.1 mm最大供电电压 (Vsup)：2.7 V
最小供电电压 (Vsup)：2.3 V标称供电电压 (Vsup)：2.5 V
表面贴装：YES温度等级：COMMERCIAL
端子面层：TIN LEAD端子形式：GULL WING
端子节距：0.5 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED触发器类型：POSITIVE EDGE
宽度：6.1 mm最小 fmax：280 MHz
Base Number Matches：1

CY2SSTV16859ZCT 数据手册

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CY2SSTV16859  
13-Bit to 26-Bit Registered Buffer  
PC2700-/PC3200-Compliant  
The CY2SSTV16859 operates from a differential clock (CLK  
and CLK#) of frequency up to 280 MHz. Data are registered at  
crossing of CLK going high and CLK# going low.  
Features  
• Differential clock inputs up to 280 MHz  
• Supports LVTTL switching levels on the RESET# pin  
When RESET# is low, the differential input receivers are  
disabled, and undriven (floating) data and clock inputs are  
allowed. The LVCMOS RESET# input must always be held at  
a valid logic high or low level.  
To ensure defined outputs from the register before a stable  
clock has been supplied, RESET# must be held in the low  
state during power up.  
• Output drivers have controlled edge rates, so no  
external resistors are required.  
• Two KV ESD protection  
• Latch-up performance exceeds 100 mA per JESD78,  
Class II  
• 64-pin TSSOP/JEDEC and 56-pin QFN package avail-  
ability  
In the DDR DIMM application, RESET# is completely  
asynchronous with respect to CLK# and CLK. Therefore, no  
timing relationship can be guaranteed between the two. When  
entering reset, the register is cleared and the outputs are  
driven low quickly, relative to the time to disable the differential  
input receivers, thus ensuring no glitches on the output.  
However, when coming out of reset, the register becomes  
active quickly, relative to the time to enable the differential  
input receivers.  
• JEDEC specification supported  
Description  
This 13-bit to 26-bit registered buffer is designed for 2.3V to  
2.7 VDD operations.  
All inputs are compatible with the JEDEC Standard for SSTL-2,  
except the LVCMOS reset (RESET#) input. All outputs are  
SSTL_2, Class II compatible.  
Pin Configuration  
Block Diagram  
Q13A  
Q12A  
Q11A  
Q10A  
Q9A  
VDDQ  
GND  
Q8A  
1
64  
63  
62  
61  
60  
59  
58  
57  
56  
55  
54  
53  
52  
51  
50  
49  
48  
47  
46  
45  
44  
43  
42  
41  
40  
39  
38  
37  
36  
35  
34  
33  
VDDQ  
GND  
D13  
2
3
4
D12  
VDD  
VDDQ  
GND  
D11  
5
6
7
8
Q7A  
Q6A  
D10  
D9  
GND  
D8  
D7  
RESET #  
GND  
CLK #  
CLK  
VDDQ  
VDD  
VREF  
D6  
GND  
D5  
D4  
D3  
GND  
VDDQ  
VDD  
D2  
D1  
GND  
VDDQ  
9
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
23  
24  
25  
26  
27  
28  
29  
30  
31  
32  
Q5A  
RESET #  
Q4A  
Q3A  
CLK  
Q2A  
CLK #  
GND  
Q1A  
Q13B  
VDDQ  
Q12B  
Q11B  
Q10B  
Q9B  
D1  
Q1A  
Q1B  
D
C
VREF  
R
Q8B  
To 12 Other Channels  
Q7B  
Q6B  
GND  
VDDQ  
Q5B  
Q4B  
Q3B  
Q2B  
Q1B  
64 TSSOP Package  
Cypress Semiconductor Corporation  
•
3901 North First Street  
•
San Jose, CA 95134  
•
408-943-2600  
Document #: 38-07463 Rev. *B  
Revised July 29, 2003  
12345678

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与CY2SSTV16859ZCT相关器件

型号 品牌 获取价格 描述 数据表
CY2SSTV16859ZI CYPRESS

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