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CY24271ZXCT PDF预览

CY24271ZXCT

更新时间： 2024-11-24 04:13:19
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 时钟驱动器时钟发生器逻辑集成电路光电二极管
页数 文件大小 规格书
13页 322K
描述
Rambus㈢ XDR⑩ Clock Generator

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CY24271ZXCT 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：TSSOP
包装说明：TSSOP,针数：28
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.31.00.01风险等级：5.75
Is Samacsys：N系列：24271
输入调节：DIFFERENTIAL MUXJESD-30 代码：R-PDSO-G28
JESD-609代码：e4长度：9.7 mm
逻辑集成电路类型：PLL BASED CLOCK DRIVER湿度敏感等级：3
功能数量：1反相输出次数：
端子数量：28实输出次数：4
最高工作温度：70 °C最低工作温度：
输出特性：OPEN-DRAIN封装主体材料：PLASTIC/EPOXY
封装代码：TSSOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH峰值回流温度（摄氏度）：260
认证状态：Not Qualified座面最大高度：1.1 mm
最大供电电压 (Vsup)：2.625 V最小供电电压 (Vsup)：2.375 V
标称供电电压 (Vsup)：2.5 V表面贴装：YES
温度等级：COMMERCIAL端子面层：Nickel/Palladium/Gold (Ni/Pd/Au)
端子形式：GULL WING端子节距：0.65 mm
端子位置：DUAL处于峰值回流温度下的最长时间：30
宽度：4.4 mmBase Number Matches：1

CY24271ZXCT 数据手册

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CY24271  
Rambus® XDR™ Clock Generator  
Features  
■ Meets Rambus® Extended Data Rate (XDR™) clocking  
requirements  
■ 25 ps typical cycle-to-cycle jitter  
❐ 135 dBc/Hz typical phase noise at 20 MHz offset  
■ 100 or 133 MHz differential clock input  
■ 300–800 MHz high speed clock support  
■ Quad (open drain) differential output drivers  
■ Supports frequency multipliers: 3, 4, 5, 6, 8, 9/2, 15/2, and 15/4  
■ Spread Aware™  
■ 2.5V operation  
■ 28-pin TSSOP package  
Logic Block Diagram  
/BYPASS  
EN  
EN  
RegA  
CLK0  
CLK0B  
EN  
RegB  
CLK1  
Bypass  
M UX  
CLK1B  
EN  
RegC  
PLL  
REFCLK,REFCLKB  
CLK2  
CLK2B  
EN  
RegD  
CLK3  
CLK3B  
SCL  
SDA  
ID0  
ID1  
Cypress Semiconductor Corporation  
Document Number: 001-00411 Rev. *B  
•
198 Champion Court  
•
San Jose, CA 95134-1709  
•
408-943-2600  
Revised July 23, 2007  
[+] Feedback  
1234567...13

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CY24271ZXCT 替代型号

型号 品牌 替代类型 描述 数据表
CY24271ZXC CYPRESS

完全替代

 Rambus㈢ XDR⑩ Clock Generator
ICS9214DGLF IDT

功能相似

 PLL Based Clock Driver, 9214 Series, 4 True Output(s), 0 Inverted Output(s), PDSO28, 0.173

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