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ICS9214DGLF PDF预览

ICS9214DGLF

更新时间： 2024-09-29 19:59:39
品牌 Logo 应用领域
艾迪悌 - IDT 驱动光电二极管逻辑集成电路
页数 文件大小 规格书
16页 220K
描述
PLL Based Clock Driver, 9214 Series, 4 True Output(s), 0 Inverted Output(s), PDSO28, 0.173 INCH, 0.65 MM PITCH, LEAD FREE, MO-153, TSSOP-28

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ICS9214DGLF 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：TSSOP
包装说明：TSSOP,针数：28
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.25
系列：9214输入调节：DIFFERENTIAL
JESD-30 代码：R-PDSO-G28JESD-609代码：e3
长度：9.7 mm逻辑集成电路类型：PLL BASED CLOCK DRIVER
湿度敏感等级：1功能数量：1
反相输出次数：端子数量：28
实输出次数：4最高工作温度：70 °C
最低工作温度：输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：TSSOP
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）：260认证状态：Not Qualified
座面最大高度：1.2 mm最大供电电压 (Vsup)：2.625 V
最小供电电压 (Vsup)：2.375 V标称供电电压 (Vsup)：2.5 V
表面贴装：YES温度等级：COMMERCIAL
端子面层：Matte Tin (Sn) - annealed端子形式：GULL WING
端子节距：0.65 mm端子位置：DUAL
处于峰值回流温度下的最长时间：30宽度：4.4 mm
Base Number Matches：1

ICS9214DGLF 数据手册

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Integrated  
Circuit  
ICS9214  
Systems, Inc.  
RambusTM XDRTM Clock Generator  
General Description  
Features  
•
•
400 – 500 MHz clock source  
4 open-drain differential output drives with short term  
jitter < 40ps  
Spread spectrum compatible  
Reference clock is differential or single-ended, 100 or  
133 MHz  
The ICS9214 clock generator provides the necessary clock  
signals to support the Rambus XDRTM memory subsystem  
and Redwood logic interface. The clock source is a reference  
clock that may or may not be modulated for spread spectrum.  
The ICS9214 provides 4 differential clock pairs in a space  
saving 28-pin TSSOP package and provides an off-the-shelf  
high-performance interface solution.  
•
•
•
SMBus programmability for:  
- frequency multiplier  
- output enable  
- operating mode  
Supports frequency multipliers of: 3, 4, 5, 6, 8, 9/2,  
15/2 and 15/4  
Support systems where XDR subsystem is  
asynchronous to other system clocks  
2.5V power supply  
Figure 1 shows the major components of the ICS9214 XDR  
Clock Generator. These include the a PLL, a Bypass  
Multiplexer and four differential output buffers. The outputs  
can be disabled by a logic low on the OE pin. An output is  
enabled by the combination of the OE pin being high, and 1  
in its SMBus Output control register bit.  
•
•
•
The PLL receives a reference clock, CLK_INT/C and outputs  
a clock signal at a frequency equal to the input frequency  
times a multiplier. Table 2 shows the multipliers selectable  
via the SMBus interface. This clock signal is then fed to the  
differential output buffers to drive the enabled clocks. Disabled  
outputs are set to Hi-Z. The Bypass mode routes the input  
clock, CLK_INT/C, directly to the differential output buffers,  
bypassing the PLL.  
Up to four ICS9214 devices can be cascaded on the same  
SMBus. Table 3 shows the SMBus addressing and control for  
the four devices.  
Block Diagram  
Pin Configuration  
OE  
AVDD2.5  
AGND  
IREFY  
1
2
3
4
5
6
7
8
9
28 VDD2.5  
OE  
RegA  
27 ODCLK_T0  
26 ODCLK_C0  
25 GND  
24 ODCLK_T1  
23 ODCLK_C1  
22 VDD2.5  
ODCLK_T0  
BYPASS#/PLL  
ODCLK_C0  
AGND  
Bypass  
MUX  
CLK_INT  
CLK_INC  
VDD2.5  
GND  
SMBCLK  
SMBDAT 10  
OE 11  
OE  
RegB  
ODCLK_T1  
ODCLK_C1  
CLK_INT  
CLK_INC  
PLL  
21 GND  
OE  
RegC  
20 ODCLK_T2  
19 ODCLK_C2  
18 GND  
ODCLK_T2  
ODCLK_C2  
SMB_A0 12  
SMB_A1 13  
BYPASS#/PLL 14  
17 ODCLK_T3  
16 ODCLK_C3  
15 VDD2.5  
SMBCLK  
OE  
RegD  
ODCLK_T3  
ODCLK_C3  
28-Pin 4.4mm TSSOP  
SMBDAT SMB_A0 SMB_A1  
0809G–05/02/08  
1234567...16

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ICS9214DGLF 替代型号

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