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CV123PV

更新时间： 2024-01-27 22:29:57

品牌	Logo	应用领域
艾迪悌 - IDT		时钟光电二极管外围集成电路晶体
页数	文件大小	规格书
16页	74K
描述
Processor Specific Clock Generator, 400MHz, PDSO56, SSOP-56

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CV123PV 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	SSOP	包装说明：	SSOP-56
针数：	56	Reach Compliance Code：	not_compliant
ECCN代码：	EAR99	HTS代码：	8542.39.00.01
风险等级：	8.78	JESD-30 代码：	R-PDSO-G56
JESD-609代码：	e0	长度：	18.415 mm
湿度敏感等级：	1	端子数量：	56
最高工作温度：	70 °C	最低工作温度：
最大输出时钟频率：	400 MHz	封装主体材料：	PLASTIC/EPOXY
封装代码：	SSOP	封装等效代码：	SSOP56,.4
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE, SHRINK PITCH
峰值回流温度（摄氏度）：	225	电源：	3.3 V
主时钟/晶体标称频率：	14.31818 MHz	认证状态：	Not Qualified
座面最大高度：	2.794 mm	子类别：	Clock Generators
最大压摆率：	400 mA	最大供电电压：	3.465 V
最小供电电压：	3.135 V	标称供电电压：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	Tin/Lead (Sn85Pb15)
端子形式：	GULL WING	端子节距：	0.635 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	20
宽度：	7.493 mm	uPs/uCs/外围集成电路类型：	CLOCK GENERATOR, PROCESSOR SPECIFIC
Base Number Matches：	1

CV123PV 数据手册

IDTCV123

COMMERCIALTEMPERATURERANGE

PROGRAMMABLEFLEXPC™ CLOCKFORP4PROCESSOR

IDTCV123

PROGRAMMABLE FLEXPC™

CLOCK FOR P4 PROCESSOR

DESCRIPTION:

FEATURES:

IDTCV123 is a 56 pin clock device. The CPU output buffer is designed to

support up to 400MHz processor. This chip has three PLLs inside for CPU/

SRC/PCI,SATA,and48MHz/DOT96IOclocks. OnededicatedPLLforSerial

ATA clock provides high accuracy frequency. This device also implements

Band-gapreferencedIREF toreducetheimpactofVDD variationondifferential

outputs,whichcanprovidemorerobustsystemperformance.

• One high precision PLL for CPU, with SSC and N program-

mable

• One high precision PLL for SRC/PCI/SATA, SSC and N pro-

grammable

• One high precision PLL for 96MHz/48MHz

• Band-gap circuit for differential outputs

• Supports spread spectrum modulation, down spread 0.5%

• Supports SMBus block read/write, index read/write

• Selectable output strength for REF

• Allows for CPU frequency to change to a higher frequency for

maximum system computing power

StaticPLLfrequencydivideerrorcanbeaslowas36ppm,worsecase114

ppm,providinghighaccuracyoutputclock. EachCPU/SRC/PCI,SATAclock

has its own Spread Spectrum selection, which allows for isolated changes

insteadofaffecting otherclockgroups.

• Available in SSOP package

OUTPUTS:

• 2*0.7V current –mode differential CPU CLK pair

• 8*0.7V current –mode differential SRC CLK pair, one dedicated

forSATA

• One CPU_ITP/SRC selectable CLK pair

• 8*PCI, 3 free running, 33.3MHz

• 1*96MHz,1*48MHz

KEYSPECIFICATION:

• CPU/SRC CLK cycle to cycle jitter < 85ps

• SATA CLK cycle to cycle jitter < 85ps

• PCI CLK cycle to cycle jitter < 250ps

• Static PLL frequency divide error < 114 ppm

• Static PLL frequency divide error for 48MHz < 5 ppm

• 2*REF

FUNCTIONALBLOCKDIAGRAM

PLL1

SSC

N Programmable

CPU CLK

CPU[1:0]

Output Buffers

Stop Logic

CPU_ITP/SRC6

XTAL

Osc Amp

IREF

REF[0:1]

ITP_EN

SDATA

SM Bus

Controller

SCLK

SRC[6:0]

SRC CLK

Output Buffer

Stop Logic

PLL2

SSC

N Programmable

SATA_SRC

PCI[5:0], PCIF[2:0]

IREF

VTT_PWRGD#/PD

Control

Logic

48MHz

DOT96

FSA.B.C

48MHz/96MHz

Output BUffer

PLL3

TheIDTlogoisaregisteredtrademarkofIntegratedDeviceTechnology,Inc.

COMMERCIAL TEMPERATURE RANGE

MAY 2004

DSC-6538/5

12 3 4 5 6 7...16

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型号	品牌	获取价格	描述	数据表
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