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CV125PAG8

更新时间： 2024-02-19 02:07:48

品牌	Logo	应用领域
艾迪悌 - IDT		时钟光电二极管外围集成电路晶体
页数	文件大小	规格书
24页	164K
描述
Processor Specific Clock Generator, 400MHz, PDSO56, LEAD FREE, TSSOP-56

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CV125PAG8 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
零件包装代码：	TSSOP	包装说明：	LEAD FREE, TSSOP-56
针数：	56	Reach Compliance Code：	compliant
ECCN代码：	EAR99	HTS代码：	8542.39.00.01
风险等级：	5.81	JESD-30 代码：	R-PDSO-G56
JESD-609代码：	e3	湿度敏感等级：	1
端子数量：	56	最高工作温度：	70 °C
最低工作温度：		最大输出时钟频率：	400 MHz
封装主体材料：	PLASTIC/EPOXY	封装代码：	SOP
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE
峰值回流温度（摄氏度）：	260	主时钟/晶体标称频率：	14.31818 MHz
认证状态：	Not Qualified	最大供电电压：	3.465 V
最小供电电压：	3.135 V	标称供电电压：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	MATTE TIN
端子形式：	GULL WING	端子位置：	DUAL
处于峰值回流温度下的最长时间：	30	uPs/uCs/外围集成电路类型：	CLOCK GENERATOR, PROCESSOR SPECIFIC
Base Number Matches：	1

CV125PAG8 数据手册

IDTCV125

COMMERCIALTEMPERATURERANGE

PROGRAMMABLEFLEXPCCLOCKFORP4PROCESSOR

PROGRAMMABLE FLEXPC

CLOCK FOR P4 PROCESSOR

IDTCV125

DESCRIPTION:

FEATURES:

IDTCV125is a 56pinclockdevice, incorporatingbothIntelCK410Mand

CKSSCD requirements, for Intel advance P4 processors. The CPU output

bufferisdesignedtosupportupto400MHzprocessor. ThischiphasfourPLLs

insideforCPU,SRC/PCI,LVDS,and48MHz/DOT96IOclocks. Thisdevice

alsoimplementsBand-gapreferencedIREFtoreducetheimpactofVDDvariation

ondifferentialoutputs,whichcanprovidemorerobustsystemperformance.

StaticPLLfrequencydivideerrorcanbeaslowas36ppm,worsecase114

ppm,providinghighaccuracyoutputclock. EachCPU/SRC/LVDShasitsown

SpreadSpectrumselection.

• Power management control suitable for notebook applications

• One high precision PLL for CPU, SSC and N programming

• One high precision PLL for SRC/PCI, supports 100MHz output

frequency, SSC and N programming

• One high precision PLL for LVDS. Supports 100/96MHz output

frequency, SSC programming

• One high precision PLL for 96MHz/48MHz

• Band-gap circuit for differential outputs

• Support spread spectrum modulation, –0.5 down spread and

others

• Support SMBus block read/write, index read/write

• Selectable output strength for REF

• Allows for CPU frequency to change to a slower frequency to

conserve power when an application is less execution-

intensive

OUTPUTS:

• 2*0.7V current –mode differential CPU CLK pair

• 6*0.7V current –mode differential SRC CLK pair

• One CPU_ITP/SRC selectable CLK pair

• 6*PCI, 2 free running, 33.3MHz

• 1*96MHz,1*48MHz

• Smooth transition for N programming

• Available in TSSOP package

• 1*REF

KEYSPECIFICATION:

• One 100/96 MHz differential LVDS

• CPU/SRC CLK cycle to cycle jitter < 85ps

• PCI CLK cycle to cycle jitter < 250ps

• Static PLL frequency divide error < 114 ppm

• Static PLL frequency divide error for 48MHz < 5 ppm

FUNCTIONALBLOCKDIAGRAM

PLL1

SSC

N Programmable

CPU CLK

CPU[1:0]

Output Buffer

Stop Logic

CPU_ITP/SRC7

IREF

XTAL

Osc Amp

REF

ITP_EN

LVDS CLK

Output Buffer

Stop Logic

PLL2

SSC

LVDS

SDATA

SM Bus

Controller

SCLK

IREF

PLL3

SSC

N Programmable

SRC CLK

Output Buffer

Stop Logic

SRC[6:1]

VTT_PWRGD#/PD

SEL

PCI[3:0], PCIF[1:0]

100/96MHz

SEL100/96#

IREF

FSA.B.C

Control

Logic

PCI_STOP#

CPU_STOP#

48MHz

DOT96

48MHz/96MHz

Output BUffer

PLL4

TheIDTlogoisaregisteredtrademarkofIntegratedDeviceTechnology,Inc.

COMMERCIAL TEMPERATURE RANGE

DECEMBER 2004

DSC 6552/15

12 3 4 5 6 7...24

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