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CV128PVG8

更新时间： 2024-09-21 21:12:23

品牌	Logo	应用领域
艾迪悌 - IDT		驱动光电二极管逻辑集成电路
页数	文件大小	规格书
11页	75K
描述
PLL Based Clock Driver, 128 Series, 12 True Output(s), 0 Inverted Output(s), PDSO56, GREEN, SSOP-56

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CV128PVG8 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
零件包装代码：	SSOP	包装说明：	GREEN, SSOP-56
针数：	56	Reach Compliance Code：	unknown
ECCN代码：	EAR99	HTS代码：	8542.39.00.01
风险等级：	5.84	系列：	128
输入调节：	DIFFERENTIAL MUX	JESD-30 代码：	R-PDSO-G56
JESD-609代码：	e3	长度：	15.875 mm
逻辑集成电路类型：	PLL BASED CLOCK DRIVER	湿度敏感等级：	1
功能数量：	1	反相输出次数：
端子数量：	56	实输出次数：	12
最高工作温度：	70 °C	最低工作温度：
输出特性：	3-STATE	封装主体材料：	PLASTIC/EPOXY
封装代码：	SSOP	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, SHRINK PITCH	峰值回流温度（摄氏度）：	260
认证状态：	Not Qualified	座面最大高度：	2.79 mm
最大供电电压 (Vsup)：	3.465 V	最小供电电压 (Vsup)：	3.135 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
温度等级：	COMMERCIAL	端子面层：	Matte Tin (Sn) - annealed
端子形式：	GULL WING	端子节距：	0.635 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	30
宽度：	7.49 mm	最小 fmax：	400 MHz
Base Number Matches：	1

CV128PVG8 数据手册

IDTCV128

1-TO-12DIFFERENTIALCLOCKBUFFER

COMMERCIALTEMPERATURERANGE

1-TO-12 DIFFERENTIAL

CLOCK BUFFER

IDTCV128

ADVANCE

INFORMATION

DESCRIPTION:

FEATURES:

TheCV128differentialbuffercomplieswithIntelDB1200Grev.0.5, andis

designedtoworkinconjunctionwiththemainclockofCK409,CK410/CK410M

andCK410B etc., PLLis offinbypass mode andnoclockdetect.

• Compliant with Intel DB1200G rev. 0.5

• DIF Clock Support

−

12differential clock output pairs @ 0.7 V

50 ps skew performance (same gear)

• OE pin Control of All Outputs

• 3.3 V Operation

• Gear Ratio supporting generation of clocks at a different

frequency ratioed from the input.

• Split outputs supporting options of 2 outputs @1:1 and

remaining 10 pairs at an alternate gear

• Pin level OE control of individual outputs

• Multiple output frequency options up to 400Mhz as a gear ratio

of input clocks of 100-400Mhz

• Output is HCSL compatible

• SMBus Programmable configurations

• PLL Bypass Configurable

• SMBus address configurable to allow multiple buffer control in

a single control network

• Programmable Bandwidth

• Glitchfree transition between frequency states

• Available in SSOP and TSSOP packages

FUNCTIONALBLOCKDIAGRAM

DIF_0

OE_10_11#

DIF_0#

Output

Control

DIF_1

OE[9:0]#

DIF_1#

DIF_2

VTT_PWRGD#/PWRDWN

DIF_2#

DIF_3

DIF_3#

SCL

SM Bus

DIF_4

Controller

DIF_4#

Output

SDA

Buffer

DIF_5

DIF_5#

DIF_6

DIF_6#

SA_2/PLL/BYPASS#

DIF_7

DIF_7#

CLK_IN

DIF_8

DIF_8#

CLK_IN#

DIF_9

DIF_9#

DIF_10

HIGH_BW#

PLL

DIF_10#

DIF_11

DIF_11#

TheIDTlogoisaregisteredtrademarkofIntegratedDeviceTechnology,Inc.

COMMERCIAL TEMPERATURE RANGE

SEPTEMBER 2005

IDT CONFIDENTIAL

DSC-6743/9

12 3 4 5 6 7...11

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