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CV152PVG8

更新时间： 2024-02-18 02:38:04

品牌	Logo	应用领域
艾迪悌 - IDT		时钟光电二极管外围集成电路晶体
页数	文件大小	规格书
15页	86K
描述
Processor Specific Clock Generator, 400MHz, PDSO56, GREEN, SSOP-56

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CV152PVG8 技术参数

生命周期：	Obsolete	零件包装代码：	SSOP
包装说明：	SSOP,	针数：	56
Reach Compliance Code：	unknown	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.81
Is Samacsys：	N	JESD-30 代码：	R-PDSO-G56
JESD-609代码：	e3	长度：	18.415 mm
端子数量：	56	最高工作温度：	70 °C
最低工作温度：		最大输出时钟频率：	400 MHz
封装主体材料：	PLASTIC/EPOXY	封装代码：	SSOP
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE, SHRINK PITCH
主时钟/晶体标称频率：	14.31818 MHz	认证状态：	Not Qualified
座面最大高度：	2.794 mm	最大供电电压：	3.465 V
最小供电电压：	3.135 V	标称供电电压：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	MATTE TIN
端子形式：	GULL WING	端子节距：	0.635 mm
端子位置：	DUAL	宽度：	7.493 mm
uPs/uCs/外围集成电路类型：	CLOCK GENERATOR, PROCESSOR SPECIFIC	Base Number Matches：	1

CV152PVG8 数据手册

IDTCV152

COMMERCIALTEMPERATURERANGE

PROGRAMMABLEFLEXPCCLOCKFORP4PROCESSOR

PROGRAMMABLE FLEXPC

CLOCK FOR P4 PROCESSOR

IDTCV152

DESCRIPTION:

FEATURES:

IDTCV152 is a 56 pin clock device, compliant with Intel CK410B

specification.The CPU output buffer is designed to support up to 400MHz

processor. This chiphas three PLLs inside forCPU,SRC/PCI, and48MHz

IOclocks. ThisdevicealsoimplementsBand-gapreferencedIREF toreduce

theimpactofVDD variationondifferentialoutputs,whichcanprovidemorerobust

systemperformance. EachCPUandSRC/PCIhasitsownSpreadSpectrum

selection,whichallows forisolatedchanges insteadofaffecting otherclock

groups.

• One high precision PLL for CPU, SSC, and N programming

• One high precision PLL for SRC/PCI, SSC, and N programming

• One high precision PLL for 48MHz

• Band-gap circuit for differential outputs

• Support spread spectrum modulation, down spread 0.5% and

others

• Support SMBus block read/write, index read/write

• Selectable output strength for REF, 48MHz, PCI

• Allows for CPU frequency to change to a higher frequency for

maximum system computing power

• Available in SSOP and TSSOP packages

OUTPUTS:

KEYSPECIFICATION:

• CPU CLK cycle to cycle jitter < 85ps

• SRC CLK cycle to cycle jitter < 100ps

• PCI CLK cycle to cycle jitter < 250ps

• 5*0.7V current –mode differential CPU CLK pair

• 4*0.7V current –mode differential SRC CLK pair

• 7*PCI, 3 free running, 33.3MHz

• 1*48MHz

• 2*REF

FUNCTIONALBLOCKDIAGRAM

PLL1

SSC

N Programmable

CPU CLK

CPU[4:0]

Output Buffers

Stop Logic

XTAL_IN

XTAL

IREF

Osc Amp

REF[1:0]

XTAL_OUT

SDATA

SM Bus

Controller

SCLK

SRC CLK

Output Buffer

Stop Logic

SRC[4:1]

PLL2

SSC

N Programmable

PCI[3:0], PCIF[2:0]

IREF

VTT_PWRGD#/PD

Control

Logic

FSA.B.C

48MHz

Output BUffer

48MHz

PLL3

TheIDTlogoisaregisteredtrademarkofIntegratedDeviceTechnology,Inc.

COMMERCIAL TEMPERATURE RANGE

MAY 2005

DSC 6537/5

12 3 4 5 6 7...15

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