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CV174CPVG8

更新时间： 2024-02-21 13:37:35

品牌	Logo	应用领域
艾迪悌 - IDT		时钟光电二极管外围集成电路晶体
页数	文件大小	规格书
21页	108K
描述
Processor Specific Clock Generator, 400MHz, PDSO56, GREEN, SSOP-56

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CV174CPVG8 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
零件包装代码：	SSOP	包装说明：	GREEN, SSOP-56
针数：	56	Reach Compliance Code：	compliant
ECCN代码：	EAR99	HTS代码：	8542.39.00.01
风险等级：	5.84	JESD-30 代码：	R-PDSO-G56
JESD-609代码：	e3	长度：	18.415 mm
湿度敏感等级：	1	端子数量：	56
最高工作温度：	70 °C	最低工作温度：
最大输出时钟频率：	400 MHz	封装主体材料：	PLASTIC/EPOXY
封装代码：	SSOP	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, SHRINK PITCH	峰值回流温度（摄氏度）：	260
主时钟/晶体标称频率：	14.31818 MHz	认证状态：	Not Qualified
座面最大高度：	2.794 mm	最大供电电压：	3.465 V
最小供电电压：	3.135 V	标称供电电压：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	MATTE TIN
端子形式：	GULL WING	端子节距：	0.635 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	30
宽度：	7.493 mm	uPs/uCs/外围集成电路类型：	CLOCK GENERATOR, PROCESSOR SPECIFIC
Base Number Matches：	1

CV174CPVG8 数据手册

IDTCV174C

COMMERCIALTEMPERATURERANGE

PROGRAMMABLEFLEXPCCLOCKFORP4PROCESSOR

PROGRAMMABLE FLEXPC

IDTCV174C

CLOCK FOR P4 PROCESSOR

DESCRIPTION:

FEATURES:

IDTCV174Cisa56pinclockdevice,incorporatingIntelCK505requirements

for the Intel advance P4 processor. The CPU output buffer is designed to

supportupto400MHzreferenceclockfortheCPU. ThischiphasthreePLLs

inside for CPU, SRC/PCI and 48MHz/DOT96 IO clocks.

• Compliant with Intel CK505

• Power management control suitable for low power applications

• One high precision PLL for CPU/SRC/PCI, SSC and N program-

ming

• One high precision PLL for SRC/PCI, SSC and N programming

• One high precision PLL for 96MHz/48MHz

• Push-pull IOs for differential outputs

• Support spread spectrum modulation, –0.5 down spread and

others

• Support SMBus block read/write, index read/write

• Selectable output strength

• Smooth transition for N programming

• Available in SSOP and TSSOP packages

OUTPUTS:

• 2*0.7V differential CPU CLK pair

• 7*0.7V differential SRC CLK pair

• One CPU_ITP/SRC differential clock pair

• One SRC0/DOT96 differential clock pair

• 6*PCI, 33.3MHz

KEYSPECIFICATIONS:

• CPU/SRC CLK cycle to cycle jitter < 85ps

• PCI CLK cycle to cycle jitter < 500ps

• 1*48MHz

• 1*REF

• 1*SATA

FUNCTIONALBLOCKDIAGRAM

REF

XTAL_IN

XTAL

CPU[1:0]

PLL1

SSC

N Programmable

CPU, SRC, PCI

Output Buffer

Stop Logic

Osc Amp

XTAL_OUT

CPU_ITP/SRC8

SDATA

SCLK

SM Bus

Controller

SRC[7:1]

SRC CLK

Output Buffer

Stop Logic

PLL3

SSC

N Programmable

PCI[4:0], PCIF5

SATA

CKPRWGD/PD#

CPU_STOP#

PCI_STOP#

Control

Logic

48MHz

Fixed PLL

PLL2

SRC5_EN, LTE

48MHz/96MHz

Output BUffer

ITP_EN

DOT96/SRC0

CR#_[F:A]

FSC,B,A

TheIDTlogoisaregisteredtrademarkofIntegratedDeviceTechnology,Inc.

COMMERCIAL TEMPERATURE RANGE

MAY 2006

DSC 6898/8

12 3 4 5 6 7...21

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